generateyuju.vhd

来自「一些很好的FPGA设计实例」· VHDL 代码 · 共 6 行

---generate语句是另一种基本的并发描述语句，它和顺序描述语句一样用于循环执行某项操作，通常和for一起使用
---语法结构：for／generate
--label : for identifier in range generate
 --   (concurrent assignments)
--end generate;
----另一种形式：if／generate，这里不能使用else