jishuqi.fit.rpt

一些很好的FPGA设计实例

+-------------------------------------------------------------------------+
; Fitter Device Options                                                   ;
+----------------------------------------------+--------------------------+
; Option                                       ; Setting                  ;
+----------------------------------------------+--------------------------+
; Auto-restart configuration after error       ; On                       ;
; Release clears before tri-states             ; Off                      ;
; Enable user-supplied start-up clock (CLKUSR) ; Off                      ;
; Enable device-wide reset (DEV_CLRn)          ; Off                      ;
; Enable device-wide output enable (DEV_OE)    ; Off                      ;
; Enable INIT_DONE output                      ; Off                      ;
; Configuration scheme                         ; Passive Serial           ;
; Reserve Data[0] pin after configuration      ; As input tri-stated      ;
; Reserve all unused pins                      ; As output driving ground ;
; Base pin-out file on sameframe device        ; Off                      ;
+----------------------------------------------+--------------------------+


+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in d:/vhdl数字逻辑教程/8.1bcd计数器/jishuqi.fit.eqn.


+----------------+
; Floorplan View ;
+----------------+
Floorplan report data cannot be output to ASCII.
Please use Quartus II to view the floorplan report data.


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in d:/vhdl数字逻辑教程/8.1bcd计数器/jishuqi.pin.


+--------------------------------------------------------+
; Fitter Resource Usage Summary                          ;
+--------------------------------+-----------------------+
; Resource                       ; Usage                 ;
+--------------------------------+-----------------------+
; Logic cells                    ; 11 / 10,570 ( < 1 % ) ;
; Registers                      ; 10 / 12,506 ( < 1 % ) ;
; Total LABs                     ; 2 / 1,057 ( < 1 % )   ;
; Logic elements in carry chains ; 0                     ;
; User inserted logic cells      ; 0                     ;
; Virtual pins                   ; 0                     ;
; I/O pins                       ; 6 / 336 ( 1 % )       ;
;     -- Clock pins              ; 2 / 16 ( 12 % )       ;
; Global signals                 ; 2                     ;
; M512s                          ; 0 / 94 ( 0 % )        ;
; M4Ks                           ; 0 / 60 ( 0 % )        ;
; M-RAMs                         ; 0 / 1 ( 0 % )         ;
; Total memory bits              ; 0 / 920,448 ( 0 % )   ;
; Total RAM block bits           ; 0 / 920,448 ( 0 % )   ;
; DSP block 9-bit elements       ; 0 / 48 ( 0 % )        ;
; Global clocks                  ; 2 / 16 ( 12 % )       ;
; Regional clocks                ; 0 / 16 ( 0 % )        ;
; Fast regional clocks           ; 0 / 8 ( 0 % )         ;
; DIFFIOCLKs                     ; 0 / 16 ( 0 % )        ;
; SERDES transmitters            ; 0 / 44 ( 0 % )        ;
; SERDES receivers               ; 0 / 44 ( 0 % )        ;
; Maximum fan-out node           ; clk                   ;
; Maximum fan-out                ; 10                    ;
; Total fan-out                  ; 46                    ;
; Average fan-out                ; 2.56                  ;
+--------------------------------+-----------------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                 ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk  ; L2    ; 5        ; 53           ; 19           ; 3           ; 10                    ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;
; rst  ; L3    ; 5        ; 53           ; 19           ; 1           ; 10                    ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                         ;
+----------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+
; Name     ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ;
+----------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+
; count[0] ; B20   ; 3        ; 1            ; 31           ; 5           ; no              ; no                     ; no            ; no             ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; Fitter               ;
; count[1] ; C20   ; 3        ; 1            ; 31           ; 3           ; no              ; no                     ; no            ; no             ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; Fitter               ;
; count[2] ; D20   ; 3        ; 1            ; 31           ; 0           ; no              ; no                     ; no            ; no             ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; Fitter               ;
; count[3] ; E19   ; 2        ; 0            ; 30           ; 0           ; no              ; no                     ; no            ; no             ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; Fitter               ;
+----------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+


+----------------------------------------------------------+
; I/O Bank Usage                                           ;
+----------+----------------+---------------+--------------+
; I/O Bank ; Usage          ; VCCIO Voltage ; VREF Voltage ;
+----------+----------------+---------------+--------------+
; 1        ; 0 / 29 ( 0 % ) ; 3.3V          ; --           ;
; 2        ; 1 / 30 ( 3 % ) ; 3.3V          ; --           ;
; 3        ; 3 / 51 ( 5 % ) ; 3.3V          ; --           ;
; 4        ; 1 / 52 ( 1 % ) ; 3.3V          ; --           ;
; 5        ; 2 / 29 ( 6 % ) ; 3.3V          ; --           ;
; 6        ; 0 / 29 ( 0 % ) ; 3.3V          ; --           ;
; 7        ; 0 / 52 ( 0 % ) ; 3.3V          ; --           ;
; 8        ; 0 / 51 ( 0 % ) ; 3.3V          ; --           ;
; 9        ; 0 / 6 ( 0 % )  ; 3.3V          ; --           ;
; 11       ; 0 / 6 ( 0 % )  ; 3.3V          ; --           ;
+----------+----------------+---------------+--------------+


+---------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins                                                                                                                            ;