📄 jishuqi.fit.rpt
字号:
; 88 ; GND_INT ; ;
; 89 ; din[4] ; LVTTL/LVCMOS ;
; 90 ; din[0] ; LVTTL/LVCMOS ;
; 91 ; din[5] ; LVTTL/LVCMOS ;
; 92 ; VCC_INT ; ;
; 93 ; GND* ; ;
; 94 ; GND* ; ;
; 95 ; GND_INT ; ;
; 96 ; GND* ; ;
; 97 ; GND* ; ;
; 98 ; GND* ; ;
; 99 ; GND* ; ;
; 100 ; #TCK ; ;
+-------+------------+--------------+
+-----------------------------------+
; Global & Other Fast Signals ;
+--------+-------+---------+--------+
; Name ; Pin # ; Fan-Out ; Global ;
+--------+-------+---------+--------+
; din[1] ; 40 ; 3 ; no ;
; din[0] ; 90 ; 3 ; no ;
; din[2] ; 39 ; 3 ; no ;
; din[5] ; 91 ; 4 ; no ;
; din[4] ; 89 ; 4 ; no ;
; din[7] ; 38 ; 4 ; no ;
+--------+-------+---------+--------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+---------+-----------------------+
; Name ; Fan-Out ;
+---------+-----------------------+
; din[5] ; 4 ;
; add~62 ; 4 ;
; din[4] ; 4 ;
; din[7] ; 4 ;
; add~67 ; 3 ;
; din[1] ; 3 ;
; din[2] ; 3 ;
; din[3] ; 3 ;
; din[0] ; 3 ;
; add~77 ; 2 ;
; add~622 ; 2 ;
; add~82 ; 2 ;
; add~72 ; 2 ;
; din[6] ; 2 ;
; add~42 ; 1 ;
; add~84 ; 1 ;
; add~47 ; 1 ;
; add~26 ; 1 ;
; add~37 ; 1 ;
; add~49 ; 1 ;
+---------+-----------------------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 67 ;
; 1 ; 4 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 1 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 71 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 1 ;
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 67 ;
; 1 ; 0 ;
; 2 ; 1 ;
; 3 ; 0 ;
; 4 ; 3 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 1 ;
+----------------------------+----------------+
+----------------------------------------------------------------------------------------+
; Row Interconnect ;
+-------+-------------------+-----------------------------+------------------------------+
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+-------------------+-----------------------------+------------------------------+
; A ; 3 / 96 ( 3 % ) ; 0 / 48 ( 0 % ) ; 7 / 48 ( 14 % ) ;
; B ; 0 / 96 ( 0 % ) ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; C ; 0 / 96 ( 0 % ) ; 0 / 48 ( 0 % ) ; 0 / 48 ( 0 % ) ;
; Total ; 3 / 288 ( 1 % ) ; 0 / 144 ( 0 % ) ; 7 / 144 ( 4 % ) ;
+-------+-------------------+-----------------------------+------------------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 0 / 24 ( 0 % ) ;
; 4 ; 0 / 24 ( 0 % ) ;
; 5 ; 0 / 24 ( 0 % ) ;
; 6 ; 0 / 24 ( 0 % ) ;
; 7 ; 0 / 24 ( 0 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 0 / 24 ( 0 % ) ;
; 11 ; 0 / 24 ( 0 % ) ;
; 12 ; 0 / 24 ( 0 % ) ;
; 13 ; 0 / 24 ( 0 % ) ;
; 14 ; 0 / 24 ( 0 % ) ;
; 15 ; 0 / 24 ( 0 % ) ;
; 16 ; 0 / 24 ( 0 % ) ;
; 17 ; 0 / 24 ( 0 % ) ;
; 18 ; 0 / 24 ( 0 % ) ;
; 19 ; 0 / 24 ( 0 % ) ;
; 20 ; 0 / 24 ( 0 % ) ;
; 21 ; 0 / 24 ( 0 % ) ;
; 22 ; 0 / 24 ( 0 % ) ;
; 23 ; 0 / 24 ( 0 % ) ;
; 24 ; 0 / 24 ( 0 % ) ;
; Total ; 0 / 576 ( 0 % ) ;
+-------+-------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 48 ( 0 % ) ;
; Total ; 0 / 48 ( 0 % ) ;
+-------+-------------------+
+-----------------------------------------------------+
; Fitter Resource Usage Summary ;
+--------------------------------+--------------------+
; Resource ; Usage ;
+--------------------------------+--------------------+
; Logic cells ; 12 / 576 ( 2 % ) ;
; Registers ; 0 / 576 ( 0 % ) ;
; Logic elements in carry chains ; 0 ;
; User inserted logic cells ; 0 ;
; I/O pins ; 12 / 66 ( 18 % ) ;
; -- Clock pins ; 0 ;
; -- Dedicated input pins ; 0 / 4 ( 0 % ) ;
; Global signals ; 0 ;
; EABs ; 0 / 3 ( 0 % ) ;
; Total memory bits ; 0 / 12,288 ( 0 % ) ;
; Total RAM block bits ; 0 / 12,288 ( 0 % ) ;
; PLLs ; 0 / 1 ( 0 % ) ;
; Maximum fan-out node ; add~62 ;
; Maximum fan-out ; 4 ;
; Total fan-out ; 47 ;
; Average fan-out ; 1.96 ;
+--------------------------------+--------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
; |jishuqi ; 12 (12) ; 0 ; 0 ; 12 ; 12 (12) ; 0 (0) ; 0 (0) ; 0 (0) ; |jishuqi ;
+----------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
+----------------------------------+
; Delay Chain Summary ;
+---------+----------+-------------+
; Name ; Pin Type ; Pad to Core ;
+---------+----------+-------------+
; din[1] ; Input ; OFF ;
; din[0] ; Input ; ON ;
; din[2] ; Input ; ON ;
; din[3] ; Input ; ON ;
; din[5] ; Input ; OFF ;
; din[4] ; Input ; OFF ;
; din[6] ; Input ; ON ;
; din[7] ; Input ; OFF ;
; ones[3] ; Output ; OFF ;
; ones[2] ; Output ; OFF ;
; ones[1] ; Output ; OFF ;
; ones[0] ; Output ; OFF ;
+---------+----------+-------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in d:/vhdl数字逻辑教程/7.2 1计数器2#/jishuqi.pin.
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.1 Build 181 06/29/2004 SJ Full Version
Info: Processing started: Wed May 16 14:47:30 2007
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off jishuqi -c jishuqi
Info: Automatically selected device EP1K10TC100-1 for design jishuqi
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
Info: Assuming a global fmax requirement of 1000 MHz
Info: Not setting a global tsu requirement
Info: Not setting a global tco requirement
Info: Not setting a global tpd requirement
Info: Inserted 0 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Wed May 16 2007 at 14:47:33
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time = 0 seconds
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time = 0 seconds
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time = 0 seconds
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Processing ended: Wed May 16 14:47:35 2007
Info: Elapsed time: 00:00:05
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