control.hier_info

一些很好的FPGA设计实例

|control
clk => sstart.CLK
clk => count[0].CLK
clk => count[1].CLK
clk => count[2].CLK
clk => count[3].CLK
start => sstart.DATAIN
startstop <= asstart.DB_MAX_OUTPUT_PORT_TYPE
clks <= count[3].DB_MAX_OUTPUT_PORT_TYPE