muxewave.tbw

基于FPGA的波束成型

version 3
f:\myfpga\xilinx\wopt\muxe.v
muxe
VERILOG
VERILOG
muxewave.xwv
Clocked
-
-
10000000000
ns
GSR:false
PRLD:false
100000000
CLOCK_LIST_BEGIN
clk
100000000
100000000
15000000
15000000
0
RISING
CLOCK_LIST_END
SIGNAL_LIST_BEGIN
a0i
clk
a0r
clk
a1i
clk
a1r
clk
a2i
clk
a2r
clk
a3i
clk
a3r
clk
a4i
clk
a4r
clk
a5i
clk
a5r
clk
a6i
clk
a6r
clk
a7i
clk
a7r
clk
mux2
clk
q0i
clk
q0r
clk
q1i
clk
q1r
clk
q2i
clk
q2r
clk
q3i
clk
q3r
clk
q4i
clk
q4r
clk
q5i
clk
q5r
clk
q6i
clk
q6r
clk
q7i
clk
q7r
clk
rdy
clk
start
clk
SIGNAL_LIST_END
SIGNALS_NOT_ON_DISPLAY
q0i_DIFF
q0r_DIFF
q1i_DIFF
q1r_DIFF
q2i_DIFF
q2r_DIFF
q3i_DIFF
q3r_DIFF
q4i_DIFF
q4r_DIFF
q5i_DIFF
q5r_DIFF
q6i_DIFF
q6r_DIFF
q7i_DIFF
q7r_DIFF
rdy_DIFF
SIGNALS_NOT_ON_DISPLAY_END
MARKER_LIST_BEGIN
MARKER_LIST_END
MEASURE_LIST_BEGIN
MEASURE_LIST_END
SIGNAL_ORDER_BEGIN
clk
start
rdy
a0i
a0r
a1i
a1r
a2i
a2r
a3i
a3r
a4i
a4r
a5i
a5r
a6i
a6r
a7i
a7r
mux2
q0i
q0r
q1i
q1r
q2i
q2r
q3i
q3r
q4i
q4r
q5i
q5r
q6i
q6r
q7i
q7r
SIGNAL_ORDER_END
-X-X-X-