muxe.v

来自「基于FPGA的波束成型」· Verilog 代码 · 共 36 行

`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:    15:39:38 06/02/07
// Design Name:    
// Module Name:    muxe
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////
module muxe(mux2,eer,eei,qr,qi,clk,start,rdy);

input[15:0] mux2,eer,eei;
input clk,start;
output[31:0] qr,qi;
output rdy;

//reg[31:0] qr,qi;
//reg rdy=0;


complexmul wm1(mux2,0,eer,eei,qr,qi,clk,start,rdy);


endmodule