jiewei.v

来自「基于FPGA的波束成型」· Verilog 代码 · 共 49 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    10:25:23 06/02/07
// Design Name:    
// Module Name:    jiewei
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 把32位数据截位为：16位数据。截取（[27--12])
//能在一个周期内完成
// 
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module jiewei(ar,ai,qr,qi,clk,start,rdy);
input[31:0] ar,ai;
input clk,start;
output[15:0] qr,qi;
output rdy;

reg[15:0] qr,qi;
reg rdy;

always @ (posedge clk)
begin
	if(start)
		begin
			qr<=ar>>12;
			qi<=ai>>12;
			rdy<=1;
		end
	else
		begin
			qr<=16'b0;
			qi<=16'b0;
			rdy<=0;
		end
end

endmodule