boshuwave.tbw

基于FPGA的波束成型

version 3
f:\myfpga\lvbo\boshuxc.v
boshuxc
VERILOG
VERILOG
boshuwave.xwv
Clocked
-
-
10000000000
ns
GSR:false
PRLD:false
100000000
CLOCK_LIST_BEGIN
clk
100000000
100000000
15000000
15000000
0
RISING
CLOCK_LIST_END
SIGNAL_LIST_BEGIN
ai1
clk
ai2
clk
ai3
clk
ai4
clk
ai5
clk
ai6
clk
ai7
clk
ai8
clk
ar1
clk
ar2
clk
ar3
clk
ar4
clk
ar5
clk
ar6
clk
ar7
clk
ar8
clk
bi1
clk
bi2
clk
bi3
clk
bi4
clk
bi5
clk
bi6
clk
bi7
clk
bi8
clk
br1
clk
br2
clk
br3
clk
br4
clk
br5
clk
br6
clk
br7
clk
br8
clk
rdy
clk
start
clk
yi
clk
yr
clk
SIGNAL_LIST_END
SIGNALS_NOT_ON_DISPLAY
rdy_DIFF
yi_DIFF
yr_DIFF
SIGNALS_NOT_ON_DISPLAY_END
MARKER_LIST_BEGIN
MARKER_LIST_END
MEASURE_LIST_BEGIN
MEASURE_LIST_END
SIGNAL_ORDER_BEGIN
clk
start
ai1
ai2
ai3
ai4
ai5
ai6
ai7
ai8
ar1
ar2
ar3
ar4
ar5
ar6
ar7
ar8
bi1
bi2
bi3
bi4
bi5
bi6
bi7
bi8
br1
br2
br3
br4
br5
br6
br7
br8
rdy
yi
yr
SIGNAL_ORDER_END
-X-X-X-