bcd2_mod7.v

来自「数字钟可以说明的具体功能都在文件家中,请仔细参阅,希望大家可以相互学习,共同进步」· Verilog 代码 · 共 42 行

module BCD2_MOD7(in,out);
	input [7:0]in;
	output [2:0]out;
	reg	   [2:0]out;
	
	always @(in)
		case(in)
//			8'h00 : out<=0;
			8'h01 : out<=1;
			8'h02 : out<=2;
			8'h03 : out<=3;
			8'h04 : out<=4;
			8'h05 : out<=5;
			8'h06 : out<=6;
//			8'h07 : out<=0;
			8'h08 : out<=1;
			8'h09 : out<=2;
			8'h10: out<=3;
			8'h11: out<=4;
			8'h12: out<=5;
			8'h13: out<=6;
//			8'h14: out<=0;
			8'h15: out<=1;
			8'h16: out<=2;
			8'h17: out<=3;
			8'h18: out<=4;
			8'h19: out<=5;
			8'h20: out<=6;
//			8'h21: out<=0;
			8'h22: out<=1;
			8'h23: out<=2;
			8'h24: out<=3;
			8'h25: out<=4;
			8'h26: out<=5;
			8'h27: out<=6;
//			8'h28: out<=0;
			8'h29: out<=1;
			8'h30: out<=2;
			8'h31: out<=3;
			default:out<=0;
		endcase
endmodule