add3b_mod7.v

来自「数字钟可以说明的具体功能都在文件家中,请仔细参阅,希望大家可以相互学习,共同进步」· Verilog 代码 · 共 29 行

module Add3b_Mod7(a,b,out);
	input [2:0] a,b;
	output [2:0] out;
	reg	   [2:0] out;
//	reg    [3:0]temp;
	
	always @(a or b)
//		begin
//			temp=a+b;
//			out=(temp>6)?(temp[2:0]+1):temp[2:0];	
//		end
	case ({a,b})
		6'b000000:out=3'b000;
		6'b000001:out=3'b001;
		6'b000010:out=3'b010;
		6'b000011:out=3'b011;
		6'b000100:out=3'b100;
		6'b000101:out=3'b101;
		6'b000111:out=3'b000;
		6'b001000:out=3'b000;
		6'b001001:out=3'b001;
		6'b001010:out=3'b010;
		6'b001011:out=3'b011;
		6'b001100:out=3'b100;
		6'b001101:out=3'b101;
		6'b001111:out=3'b000;
	endcase	
	
endmodule