iniclear.v

来自「数字钟可以说明的具体功能都在文件家中,请仔细参阅,希望大家可以相互学习,共同进步」· Verilog 代码 · 共 14 行

module IniClear(Clk,GlbReset);
	input Clk;
	output GlbReset;
	reg GlbReset;
	// synopsys translate_off
	initial GlbReset=0;
	// synopsys translate_on
		
	always @(posedge Clk)
		begin 
			if(!GlbReset)begin GlbReset<=1;end
		end
endmodule