📄 ——一种多接口模式、超高速ad转换芯片Ａad9430.htm
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style="TEXT-INDENT: 30px">Ｓ２：输出模式选择，接低时为双端口ＣＭＯＳ输出模式；接高时为ＬＶＤＳ输出模式。</P>
<P
style="TEXT-INDENT: 30px">Ｓ１：输出数据格式选择，接低时为偏移二进制码；接高时为二进制补码。<BR><BR><B><A
href="http://www.21ic.com/info/images/iie/200310/20c.gif">图3
LVDS模式下的时序图</A></B><BR><BR></SPAN><FONT size=3>
</FONT><SPAN
class=main1>ＳＥＮＳＥ：参考电压模式选择脚，使用外部参考电压时，将其接高；悬空时则使用内部电压参考。</P>
<P
style="TEXT-INDENT: 30px">ＶＲＥＦ：参考电压输入脚，由ＳＥＮＳＥ脚决定，可在内部提供一稳定的低噪声１．２３Ｖ参考电压；当使用外部参考电压时，应使用一个０．１<FONT
face=Arial>μ</FONT>Ｆ的接地电容与外部参考电压相连，该电容的容量偏差应在±５％之内。注意：满量程调节范围与参考电压存在一定的线性比例关系。</P>
<P style="TEXT-INDENT: 30px">ＶＩＮ＋、ＶＩＮ－：差分模拟信号输入。</P>
<P
style="TEXT-INDENT: 30px">ＤＳ＋、ＤＳ－：在ＣＭＯＳ模式下，该引脚可用于差分数据同步（输入）。当ＤＳ＋接高电平，ＤＳ－接低电平时，Ａ／Ｄ转换器的数据输出和时钟都保持不变。当ＤＳ＋在时钟的ｔＳＤＳ与ｔＨＤＳ之间出现下降沿时，同步正式开始，而在ＬＶＤＳ模式下，应将ＤＳ＋接地
，并将ＤＳ－接３．３Ｖ。</P>
<P
style="TEXT-INDENT: 30px">ＣＬＫ＋、ＣＬＫ－：时钟输入脚。当时钟频率小于标称值３０ＭＨｚ时，片内自带的时钟占空比稳定器将不起作用；当输入的时钟频率动态变化时，需要等待１．５<FONT
face=Arial>μ</FONT>ｓ～５<FONT
face=Arial>μ</FONT>ｓ，才可得到有效数据（这是不可变的）。其时钟可为差分输入，也可为单端输入，为了得到更好的动态特性，最好采用差分输入方式。<BR><IMG
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class=main1>ＬＶＤＳＢＩＡＳ：ＬＶＤＳ电流输出。在ＬＶＤＳ模式下，该端应加一个３．７ｋ<FONT
face=Arial>Ω</FONT>的接地电阻。</P>
<P style="TEXT-INDENT: 30px">ＤＡ０～ＤＡ１１：ＣＭＯＳ模式下的Ａ端数据输出。</P>
<P style="TEXT-INDENT: 30px">ＤＢ０～ＤＢ１１：ＣＭＯＳ模式下的Ｂ端数据输出。</P>
<P style="TEXT-INDENT: 30px">ＯＲ－Ａ、ＯＲ－Ｂ：分别为Ａ、Ｂ端口超限标志。</P>
<P style="TEXT-INDENT: 30px">Ｄ０－、Ｄ０＋、……Ｄ１１－、Ｄ１１＋：ＬＶＤＳ模式下的数据输出端。</P>
<P style="TEXT-INDENT: 30px">ＤＣＯ＋、ＤＣＯ－：数据输出时钟。在ＣＭＯＳ
模式下，时钟输出信号二分频后，由ＤＣＯ＋和ＤＣＯ－两端口输出，该时钟输出信号可以方便地锁存，而且锁存的输入时钟失真很低，但片内时钟缓冲器不能驱动大于５ｐＦ的电容；在ＬＶＤＳ模式下，其输出时钟为一个与输入时钟同频率的差分信号，应用时应在接收端接一个１００<FONT
face=Arial>Ω</FONT>的差分终端电阻。<BR><BR><B><A
href="http://www.21ic.com/info/images/iie/200310/20e.gif">图5
CMOS模式下时序图</A></B><BR><BR></SPAN><FONT size=3>
</FONT><SPAN class=main1>ＯＲ－、ＯＲ＋：ＬＶＤＳ模式下的超限标志。</P>
<P style="TEXT-INDENT: 30px">ＡＧＮＤ：模拟地。</P>
<P style="TEXT-INDENT: 30px">ＡＶＤＤ：模拟电源。</P>
<P style="TEXT-INDENT: 30px">ＤＲＶＤＤ：３．３Ｖ数据电源，范围为３．０Ｖ～３．６Ｖ。</P>
<P style="TEXT-INDENT: 30px">ＤＲＧＮＤ：数据地。</P>
<P style="TEXT-INDENT: 30px">ＤＮＣ：空脚。</P>
<P style="TEXT-INDENT: 0px"><B>３ 操作时序与应用电路</B></P>
<P style="TEXT-INDENT: 30px">３．１ ＬＶＤＳ模式下的接口电路</P>
<P
style="TEXT-INDENT: 30px">图３为ＬＶＤＳ模式下时序图。在ＬＶＤＳ模式下，输出时钟为一个与输入时钟同频率的差分信号；该信号相对输入时钟有一个最大为５ｎｓ的延时；第Ｎ点的模拟信号采样经过１４
个周期后由数据输出端口输出。</P>
<P
style="TEXT-INDENT: 30px">图４为ＡＤ９４３０在ＬＶＤＳ模式下的典型连接。为了得到最佳的动态性能，应使ＶＩＮ＋与ＶＩＮ－的阻抗匹配。模拟输入要求为差分驱动；若输入为单端信号，则会大大降低信噪比和信号——噪声失真比。为此，可采用宽带变压器（如Ｍｉｎｉｃｉｒｃｕｉｔ公司的ＡＤＴ１－１ＷＴ）将单端信号转换为差分信号。</P>
<P
style="TEXT-INDENT: 30px">该电路的输入标称峰峰值为：单端信号为１．５ＶＤＩＦＦＰ－Ｐ，差分信号为７６８ｍＶｐ－ｐ×２。使用时应在ＬＶＤＳＢＩＡＳ端接一个３．７<FONT
face=Arial>Ω</FONT>的接地电阻，该电阻上的电流在片内经过放大后可为各输出端口提供一个３．５ｍＡ的电流模式驱动输出，以驱动接有１００<FONT
face=Arial>Ω</FONT>终端电阻的差分线路，并最终为接收器提供约３５０ｍＶ的电压。<BR><BR><B><A
href="http://www.21ic.com/info/images/iie/200310/20f.gif">图6
CMOS输出模式典型连接图</A></B><BR><BR></SPAN><FONT size=3>
</FONT><SPAN class=main1>３．２ ＣＭＯＳ模式下的接口电路</P>
<P
style="TEXT-INDENT: 30px">图５为在ＣＭＯＳ模式下的时序图。由图可见，当同步脉冲ＤＳ＋的下降沿出现在范围内且在下一时钟上升沿之前时，其采样的模拟信号Ｎ将出现在１４个时钟周期之后，并从交替输出方式的端口Ａ输出；接下来的一个采样点Ｎ＋１则在１４个周期后从端口Ｂ输出。在并行数据输出方式下，第Ｎ个采样点的数据将在１５个周期后从Ａ端口输出，且其输出时刻与第Ｎ＋１个采样点的数据从１４个周期后从Ｂ端口输出的时刻相同。</P>
<P
style="TEXT-INDENT: 30px">图６为ＡＤ９４３０在ＣＭＯＳ模式下交替输出方式的典型连接图。数据同步输入信号可由上电复位信号实现；由于ＡＤ９４３０数据转换输出的速度非常快，因此，应在各输出端口另加锁存电路，以确保接收到数据的正确性。
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<TD width=75>【<A href="javascript:doPrint();">打印本稿</A>】</TD>
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<P>【<A
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_blank?>发表评论</A>】</P></TD>
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<TD width=79>【<A
href="http://www.21ic.com/new_info/news/sendmail.asp?num=一种多接口模式、超高速AD转换芯片ＡAD9430">推荐</A>】</TD></TR></TBODY></TABLE></TD></TR>
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