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📄 ——高速数字系统中的信号完整性及实施方案.htm

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            name=Cookie2003年3月24日2:39> <INPUT type=submit value=登陆> <INPUT onclick="window.open('http://www.21icbbs.com/user/signup.asp');" type=button value=注册> 
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          <TD align=middle height=31><FONT size=4><B>高速数字系统中的信号完整性及实施方案 
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          <TD align=middle height=15>文章作者:张绍军 黄 振<BR>文章类型:设计应用 
            文章加入时间:2003年3月24日2:39</TD></TR>
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          <TD align=right><FONT color=#cc0000>文章出处:电子技术应用</FONT> </TD></TR>
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            <P class=MsoNormal><SPAN 
            style="FONT-FAMILY: 宋体; mso-ascii-font-family: 'Times New Roman'; mso-hansi-font-family: 'Times New Roman'">&nbsp;&nbsp;&nbsp; 
            <B>摘要:</B></SPAN><FONT 
            size=2>描述了高速数学电路中典型的信号完整性问题,分析了各种破坏信号完整性的原因及解决方案,并结合一个实际的高速DSP系统,阐述实现信号完整性的具体方法。</P></FONT>
            <P class=MsoNormal><SPAN 
            style="FONT-FAMILY: 宋体; mso-ascii-font-family: 'Times New Roman'; mso-hansi-font-family: 'Times New Roman'">&nbsp;&nbsp;&nbsp; 
            <B>关键词:</B></SPAN><FONT size=2>信号完整性 端接 DSP系统</FONT></P>
            <P 
            style="TEXT-INDENT: 30px">现在的高速数字系统的时钟频率可能高达数百兆Hz,其快斜率瞬变和极高的工作频率,以及很大的电路密集度,必将使得系统表现出与低速设计截然不同的行为,出现了信号完整性问题。破坏了信号完整性将直接导致信号失真、定时错误,以及产生不正确数据、地址和控制信号,从而造成系统误工作甚至导致系统崩溃。因此,信号完整性问题已经越来越引起高速数字电路设计人员的关注。<BR><IMG 
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            width=547 vspace=10 border=0><BR><B>1 信号完整性问题及其产生机理</B></P>
            <P style="TEXT-INDENT: 30px">信号完整性SI(Signal 
            Integrity)涉及传输线上的信号质量及信号定时的准确性。在数字系统中对于逻辑1和0,总有其对应的参考电压,正如图1(a)中所示:高于ViH的电平是逻辑1,而低于ViL的电平视为逻辑0,图中阴景域则可视为不确定状态。而由图1(b)可知,实际信号总是存在上冲、下冲和振铃,其振荡电平将很有可能落入阴影部分的不确定区。信号的传输延迟会直接导致不准确的定时,如果定时不够恰当,则很有可能得到不准确的逻辑。例如信号传输延迟太大,则很有可能在时钟的上升沿或下降沿处采不到准确的逻辑。一般的数字芯片都要求数据必须在时钟触发沿的tsetup前即要稳定,才能保证逻辑的定时准确(见图1(c))。对于一个实际的高速数字系统,信号由于受到电磁干扰等因素的影响,波形可能会比我们想象中的更加糟糕,因而对于tsetup的要求也更加苛刻,这时,信号完整性是硬件系统设计的一个至关重要的环节,必须加以认真对待。</P>
            <P 
            style="TEXT-INDENT: 30px">一个数字系统能否正确工作其关键在于信号定时是否准确,信号定时与信号在传输线上的传输延迟和信号波形的损坏程序有关。信号传输延迟和波形破损的原因复杂多样,但主要是以下三种原因破坏了信号完整性:</P>
            <P style="TEXT-INDENT: 30px">(1)反射噪声 

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