📄 ——基于高速a-d转换器hi3318的采集系统设计.htm
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<P style="TEXT-INDENT: 30px">CE1,CE2：输出数字量的三态控制信号输入端，其真值表如表1所列；</P>
<P style="TEXT-INDENT: 30px">CLK：外部时钟输入端；</P>
<P style="TEXT-INDENT: 30px">PHASE:工作方式控制端；</P>
<P
style="TEXT-INDENT: 30px">Vref+,Vref+，1/4ref,1/2ref,3/4ref：参考电压输放端或校准端（校准端一般不用）。<BR><BR><B>表1
真值表</B></P>
<TABLE borderColorDark=#ffffff width="100%" borderColorLight=#000000
border=1>
<TBODY>
<TR class=main>
<TD align=middle width="25%">CE1</TD>
<TD align=middle width="25%">CE2</TD>
<TD align=middle width="25%">B1-B8</TD>
<TD align=middle width="25%">OVF</TD></TR>
<TR class=main>
<TD align=middle width="25%">0</TD>
<TD align=middle width="25%">1</TD>
<TD align=middle width="25%">有效</TD>
<TD align=middle width="25%">有效</TD></TR>
<TR class=main>
<TD align=middle width="25%">1</TD>
<TD align=middle width="25%">1</TD>
<TD align=middle width="25%">三态</TD>
<TD align=middle width="25%">有效</TD></TR>
<TR class=main>
<TD align=middle width="25%">X</TD>
<TD align=middle width="25%">O</TD>
<TD align=middle width="25%">三态</TD>
<TD align=middle width="25%">三态</TD></TR></TBODY></TABLE>
<P style="TEXT-INDENT: 30px">2.3 HI3318的工作时序</P>
<P
style="TEXT-INDENT: 30px">HI3318在每个时钟周期进行一次A/D转换，以第一个周期来讲，当PHASE为“1”时，在时钟脉冲为低电平期间，HI3318对输入信号Vin进行采样，在时钟脉冲的上升沿，中间结果被锁存，在时钟脉冲高电平期间，A/D转换器内部自动平衡，中间结果被译码，而在脉冲的下降沿，转换结果被锁存到输出寄存器。如果PHASE为“0”电平，则时钟脉冲在低电平时为自动平衡，高电平时为采样。其工作时序图如图2所示。</P>
<P style="TEXT-INDENT: 0px"><B>3 采样控制工作原理</B></P>
<P
style="TEXT-INDENT: 30px">图3所示是由HI3318构成的数据采集系统原理图。图中，DS1220AB是DALLAS公司制造的低功耗、容量为2k×8的SRAM，其读写存取时间为耗、容量为2k×8的SRAM，其读写存取时间为100ns，可满足HI3318输出数据对存取时间的要求。IC1和IC2为下降沿触发的JK触发器，IC3为11位进制计数器，可用作地址发生器。</P>
<P style="TEXT-INDENT: 30px">3.1 输入信号</P>
<P
style="TEXT-INDENT: 30px">设计中的输入信号有三种，其中基准电压的输入范围为4V～6.5V；模拟输入信号则由低噪声、低漂移、高速运放CA3450作缓冲，并进行适当的滤波；第三种输入为HI3318的采样控制脉冲，它可由IC1的Q端得到，IC1的触发脉冲由外部提供。根据JK触发器的特点，IC1的Q端输出为CK端输入的二分频。本设计中，采样速率定为8MHz（125ns），外部时钟频率为16MHz。<BR><BR><B><A
href="http://www.21ic.com/info/images/iie/200308/17c.gif">图3
采集系统原理图</A></B><BR><BR></SPAN> <SPAN
class=main1>3.2 A/D转换电路的设置</P>
<P
style="TEXT-INDENT: 30px">本设计中，PHASE接高电平，OVF悬空，IC1的K端亦接高电平，CK端接外部时钟，IC2的J端接高电平，K端接低电平。</P>
<P style="TEXT-INDENT: 30px">3.3 采样控制</P>
<P
style="TEXT-INDENT: 30px">在此系统中，单片机的作用只是控制何时采样，以及采样完成后对采样数据的处理。在采样过程中，单片机无须任何干预。采集系统的工作时序图如图4所示。</P>
<P
style="TEXT-INDENT: 30px">在一次采集过程开始时，8051首先通过P1.0送出一个负脉冲而使IC2和IC2清零。IC3清零可使11位二进制地址计数器输出指向0地址，以确保存储器从0地址开始存入数据；IC2清零可使IC2的Q端为0，Q端为1；而IC1的J端为1则使HI3318的CE1为0，CE2为1，从而允许A/D转换器的转换结果输出；由于J为1且K为1，IC1将在CLK的下降沿触发翻转，而IC2的Q为1则可控制IC1使其工作在计数工作方式下，从而使IC1的Q和Q输出同频反相的方波信号。IC1的Q端与HI3318的采样控制脉冲输入端CLK相连，可在IC1的Q为0期间，使A/D转换器执行采样；同时在其为1期间使A/D转换器内部自动平衡，并在下降沿到来时将数据锁存在输出寄存器中，直到IC1的Q端出现下一个下降沿时，输出寄存器中的数据才能被更新。IC1的Q可作为存储器的写控制信号，以使刚刚移入A/D转换器输出寄存器的数据在IC1的Q端的下一个上升沿到来之前写入寄存器中。另一方面，IC1的Q端的下降沿还可通过两个门电路使11位二进制计数器加1，以顺序改变存储器的写地址，从而使地址信号先于数据信号半个采样周期（约64ns）发生变化，从而保证数据地可靠写入。</P>
<P
style="TEXT-INDENT: 30px">当IC1的Q端输出第2047个脉冲后，11位二进制计数器输出端均为1。此时，当IC1的Q端再输出一个脉冲后，11位二进制计数器的输出Q0～Q10将为全0，其中Q10是由1变为0，这相当于给IC2送一个脉冲，而使IC2的J为1，K为0，从而使IC2的Q变为1，Q变为0。而IC2的Q为0又将使IC1的J变为0，Q为0且Q为1，以封锁IC1计数，从而使A/D转换器不再工作。IC2的Q为1和Q为0也将使A/D转换器的CE1为1，CE2为0并使输出为第三态，最终让出数据线。至此，一次采集过程的2048个数据将被依次采集并存储在RAM。<BR><IMG
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class=main1>3.4 数据存储</P>
<P
style="TEXT-INDENT: 30px">在采集完2k的数据后，IC2的Q端由低电平变为高电平，并经反相器到89C51单片机的外部中断INT0。同时，利用它由高到低的变化产生中断还可进入中断服务程序。在中断中，首先使RD为0以读取数据。当89C51在读取RAM中的数据时，每读一次，由P2输出的脉冲就会使11位二进制计数器加1，于是就可以顺序读取存储在RAM中所有的数据。在读完所有的数据后，再由89C51的P1.0输出一个负脉冲以进行下一次数据采集过程。</P>
<P
style="TEXT-INDENT: 30px">由以上分析可见，对于所有高精度、高速A/D转换采集系统，在具体电路板设计中均应格外注意抗干扰问题。
</SPAN></P>
<P></P></DIV></TD></TR>
<TR>
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<TBODY>
<TR>
<TD>
<DIV></DIV></TD></TR></TBODY></TABLE></TD></TR>
<TR>
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<TBODY>
<TR>
<TD width=75>【<A href="javascript:doPrint();">打印本稿</A>】</TD>
<TD width=8></TD>
<TD width=75>
<P>【<A
href="http://www.21ic.com/new_info/news/review.asp?title=基于高速A/D转换器HI3318的采集系统设计target="
_blank?>发表评论</A>】</P></TD>
<TD width=10></TD>
<TD width=79>【<A
href="http://www.21ic.com/new_info/news/sendmail.asp?num=基于高速A/D转换器HI3318的采集系统设计">推荐</A>】</TD></TR></TBODY></TABLE></TD></TR>
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