📄 求助！68013 slave fifo模式 请大家分析一下我的代码 驱动程序开发网技术社区 - powered by phpwind_net.htm
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align=absMiddle></A> <!----><BR><BR><SPAN class=tpc_title>求助！68013
Slave FIFO模式 请大家分析一下我的代码</SPAN><BR><!----><BR><SPAN
class=tpc_content>我做一个USB接口用到68013的Slave FIFO 模式
，可是依照开发包里和TRM中的例程却怎么也不行。我的设置是端点2 OUT BULK 1024 4buffer AUTOOUT Slave
FIFO ,这是我原来的TD_Init()函数<BR>TD_Init()<BR>{<BR>CPUCS = 0x10;
// CLKSPD[1:0]=10, for 48MHz
operation<BR><BR>IFCONFIG = 0xc3;<BR>// IFCLKSRC=1 , FIFOs
executes on internal clk source<BR>// xMHz=1 , 48MHz
internal clk rate<BR>// IFCLKOE=0 , tri state IFCLK pin
<BR>// IFCLKPOL=0 , Don't invert IFCLK pin signal from
internal clk<BR>// ASYNC=0 , master samples
synchronous<BR>// GSTATE=0 , Don't drive GPIF states out on
PORTE[2:0], debug WF<BR>// IFCFG[1:0]=11, FX2 in slave FIFO
mode<BR><BR><BR>SYNCDELAY; <BR>REVCTL = 0x03;
// use enhanced packet handling<BR><BR>// EP2 1024
BULK OUT 4x<BR>SYNCDELAY;
<BR>EP2CFG = 0xA8; // EP2 if DIR = out ,TYPE = BULK,
SIZE = 1024 ,BUF = quad<BR><BR>// EP4 EP6 EP8 are not used in this
implementation...<BR>SYNCDELAY;
<BR>EP4CFG = 0x20; //
clear valid bit<BR>SYNCDELAY; <BR>EP6CFG = 0x60;
// clear valid bit<BR>SYNCDELAY;
// <BR>EP8CFG = 0x60;
// clear valid bit<BR><BR>SYNCDELAY;
// <BR>FIFORESET = 0x80;
// activate NAK-ALL to avoid race
conditions<BR>SYNCDELAY;
// <BR>FIFORESET = 0x02; // reset, FIFO
2<BR>SYNCDELAY; //
<BR>FIFORESET = 0x04; // reset, FIFO
4<BR>SYNCDELAY; //
<BR>FIFORESET = 0x06; // reset, FIFO
6<BR>SYNCDELAY; //
<BR>FIFORESET = 0x08; // reset, FIFO
8<BR>SYNCDELAY; //
<BR>FIFORESET = 0x00; // deactivate
NAK-ALL<BR><BR>SYNCDELAY;<BR>// handle the case where we were
already in AUTO mode...<BR><BR>EP2FIFOCFG = 0x00;
// AUTOOUT=0,
WORDWIDE=0<BR>SYNCDELAY;<BR><BR>EP2FIFOCFG = 0x11;
// AUTOOUT=1, WORDWIDE=1<BR>SYNCDELAY;<BR><BR>// since
the defaults are four times buffered we must write dummy byte counts
fourth<BR>SYNCDELAY; //
<BR>OUTPKTEND = 0x82; // arm first
buffer<BR>SYNCDELAY; //
<BR>OUTPKTEND = 0x82; // arm second
buffer<BR>SYNCDELAY; //
<BR>OUTPKTEND = 0x82; // arm third
buffer<BR>SYNCDELAY; //
<BR>OUTPKTEND = 0x82; // arm fourth
buffer<BR><BR>IFCONFIG |= 0x20; // drive
IFCLK pin signal at 48MHz<BR><BR><BR>Rwuen = TRUE;
// Enable
remote-wakeup<BR>}<BR><BR>可是我发现这样不行，控制面板不能向端点2写入数据，显示“Write IOCTL
failed"，好像没有使能arm端点，于是我将程序改写成这样<BR>TD_Init()<BR>{<BR>CPUCS = 0x10;
<BR><BR>IFCONFIG =
0xc3;<BR><BR>SYNCDELAY; <BR>REVCTL = 0x01;
//注意，我设成自动arm 端点buffer模式<BR><BR> SYNCDELAY;
<BR>EP2CFG = 0xA8;
<BR><BR>SYNCDELAY;
<BR>EP4CFG = 0x20; <BR>SYNCDELAY;
<BR>EP6CFG = 0x60; <BR>SYNCDELAY;
<BR>EP8CFG = 0x60;
<BR><BR>SYNCDELAY;
<BR>FIFORESET = 0x80;
<BR>SYNCDELAY;
<BR>FIFORESET = 0x02;
<BR>SYNCDELAY;
<BR>FIFORESET = 0x04; <BR>SYNCDELAY;
<BR>FIFORESET = 0x06;
<BR>SYNCDELAY;
<BR>FIFORESET = 0x08;
<BR>SYNCDELAY;
<BR>FIFORESET = 0x00;
<BR><BR>SYNCDELAY;<BR><BR>EP2FIFOCFG = 0x00;
<BR>SYNCDELAY;<BR><BR>EP2FIFOCFG = 0x11; //自动arm端点2FIFO
<BR>SYNCDELAY;<BR>
<BR>IFCONFIG
|= 0x20; <BR><BR>Rwuen = TRUE;
<BR>}<BR><BR>这样控制面板能写了，但是我用逻辑分析仪观察，不管我发多少个数据，FLAGC管脚会周期性的出现一个低脉冲，其它时候都为高，即使是发一个数也是这样，实在不明白是为什么（我是用默认的低有效，只要控制面板向端点2写数，FLGAC就不会为低，只是周期低脉冲，我的主控制器一直在读数，而且读出的数还不对），是不是我的固件设置有问题，还是我的FPGA程序的问题(我用FPGA作为MASTER),不知道Slave
FIFO模式有什么需要注意的地方，是不是我有什么遗漏，急需高手指点，请大家帮帮忙，谢谢！</SPAN><BR><!----></TD></TR>
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<!----><B>Posted:</B>2006-06-06 14:55|</TD>
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点</B></FONT><BR>积分: <FONT color=#984b98><B>70 分</B></FONT><BR><!---->贡献值:
<FONT color=red><B>0 点</B></FONT><BR><!---->注册时间:2006-05-30<BR></TD>
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class=tpc_content>我正好也是做到这 卡住了 帮不上什么忙 有一哥们在咱前头 郁闷得要死
没有高手啊</SPAN><BR><!----></TD></TR>
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