permute.v

来自「交织器的一部分,可以生成交织索引函数,如果加上一个随即序列发生器就可以组成一个交」· Verilog 代码 · 共 26 行

module permute(interleaver,clk,InfoSeq,scramble);
input [3:0]interleaver;
input clk;
input InfoSeq;
output scramble;
reg scramble;
reg  buffer[14:0];
integer j=0,count=0;
always@(posedge clk)
begin
buffer[interleaver]=InfoSeq;
count=count+1;
end
always@(posedge clk)
begin
if(count>14)
begin
 if(j<15)
 begin
scramble=buffer[j];
 j=j+1;
 end
else scramble=0;
end
end
endmodule