gate3.v

来自「各种门电路模型的VerilogHDL描述」· Verilog 代码 · 共 11 行

module gate3(F,A,B,C,D);
input A,B,C,D;
output F;
reg F;

always @(A or B or C or D)
begin
F=(A&B)|(B&C&D);
end
endmodule