latch_1.v

来自「各种门电路模型的VerilogHDL描述」· Verilog 代码 · 共 6 行

6 行

module latch_1(q,d,clk);
output q;
input d,clk;
assign q = clk ? d : q;
endmodule

latch_1.v - 源码说明

本页面展示了「各种门电路模型的VerilogHDL描述」中的 latch_1.v 源码文件，采用 Verilog 编程语言编写，共 6 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

虫虫下载站收录了大量与VerilogHDL相关的技术资源，包括源代码、技术文档、电路图等，是电子工程师和嵌入式开发者的专业学习平台。

复制代码Ctrl + C

搜索代码Ctrl + F

全屏模式F11

增大字号Ctrl + =

减小字号Ctrl + -

显示快捷键?