dff.v

来自「各种门电路模型的VerilogHDL描述」· Verilog 代码 · 共 10 行

10 行

module DFF(Q,D,CLK);
output Q;
input D,CLK;
reg Q;
always @(posedge CLK)
begin
Q <= D;
end
endmodule

dff.v - 源码说明

本页面展示了「各种门电路模型的VerilogHDL描述」中的 dff.v 源码文件，采用 Verilog 编程语言编写，共 10 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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