latch_2.v

来自「各种门电路模型的VerilogHDL描述」· Verilog 代码 · 共 6 行

module latch_2(q,d,clk,set,reset);
output q;
input d,clk,set,reset;
assign q = reset ? 0 : (set ? 1 : (clk ? d : q));
endmodule