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ARM Macro Assembler Page 1
1 00000000 ; ******************************************************
*
2 00000000 ; * NAME : 44BINIT.S *
3 00000000 ; * Version : 10.JAn.2003 *
4 00000000 ; * Description: *
5 00000000 ; * C start up codes *
6 00000000 ; * Configure memory, Initialize ISR ,stacks *
7 00000000 ; * Initialize C-variables *
8 00000000 ; * Fill zeros into zero-initialized C-variables *
9 00000000 ; ******************************************************
*
10 00000000
11 00000000 GET ..\inc\option.a
1 00000000 ;**********OPTIONS*******************************
2 00000000 ;_RAM_STARTADDRESS EQU 0xc000000
3 00000000 0C7FFF00
_ISR_STARTADDRESS
EQU 0xc7fff00 ;GCS6:64M DRAM/SDRAM
4 00000000 ;_ISR_STARTADDRESS EQU 0xc1fff00 ;GCS6:16M DRAM
5 00000000
6 00000000
7 00000000 ;BUSWIDTH; 16,32
8 00000000 GBLA BUSWIDTH
9 00000000 00000010
BUSWIDTH
SETA 16
10 00000000
11 00000000
12 00000000 ;"DRAM","SDRAM"
13 00000000 GBLS BDRAMTYPE
14 00000000 SDRAM BDRAMTYPE
SETS "SDRAM"
15 00000000
16 00000000
17 00000000 ;This value has to be TRUE on ROM program.
18 00000000 ;This value has to be FALSE in RAM program.
19 00000000 GBLL PLLONSTART
20 00000000 TRUE
PLLONSTART
SETL {TRUE}
21 00000000
22 00000000 GBLA PLLCLK
23 00000000 03EF1480
PLLCLK SETA 66000000 ;40000000
24 00000000
25 00000000 [ PLLCLK = 40000000 ;Fin=10MHz Fout=40MHz
29 ]
30 00000000
31 00000000 [ PLLCLK = 50000000 ;Fin=10MHz Fout=50MHz
35 ]
36 00000000
37 00000000 [ PLLCLK = 60000000 ;Fin=10MHz Fout=60MHz
41 ]
42 00000000
43 00000000 ; wwf changed
44 00000000 [ PLLCLK = 66000000 ;Fin=10MHz Fout=66MHz
45 00000000 0000003A
M_DIV EQU 0x3a
46 00000000 00000003
ARM Macro Assembler Page 2
P_DIV EQU 0x3
47 00000000 00000001
S_DIV EQU 0x1
48 00000000 ]
49 00000000
50 00000000
51 00000000 [ PLLCLK = 75000000 ;Fin=10MHz Fout=75MHz
55 ]
56 00000000 ;************************************************
57 00000000 END
12 00000000 GET ..\inc\memcfg.a
1 00000000 ;**********MEMORY CONTROL PARAMETERS********************
***********
2 00000000
3 00000000 ;Bank 0 parameter
4 00000000 00000000
B0_Tacs EQU 0x0 ;0clk
5 00000000 00000000
B0_Tcos EQU 0x0 ;0clk
6 00000000 00000006
B0_Tacc EQU 0x6 ;10clk
7 00000000 00000000
B0_Tcoh EQU 0x0 ;0clk
8 00000000 00000000
B0_Tah EQU 0x0 ;0clk
9 00000000 00000000
B0_Tacp EQU 0x0 ;0clk
10 00000000 00000000
B0_PMC EQU 0x0 ;normal(1data)
11 00000000
12 00000000 ;Bank 1 parameter
13 00000000 00000003
B1_Tacs EQU 0x3 ;4clk
14 00000000 00000003
B1_Tcos EQU 0x3 ;4clk
15 00000000 00000007
B1_Tacc EQU 0x7 ;14clk
16 00000000 00000003
B1_Tcoh EQU 0x3 ;4clk
17 00000000 00000003
B1_Tah EQU 0x3 ;4clk
18 00000000 00000003
B1_Tacp EQU 0x3 ;6clk
19 00000000 00000000
B1_PMC EQU 0x0 ;normal(1data)
20 00000000
21 00000000 ;Bank 2 parameter
22 00000000 00000003
B2_Tacs EQU 0x3 ;4clk
23 00000000 00000003
B2_Tcos EQU 0x3 ;4clk
24 00000000 00000007
B2_Tacc EQU 0x7 ;14clk
25 00000000 00000003
B2_Tcoh EQU 0x3 ;4clk
26 00000000 00000003
B2_Tah EQU 0x3 ;4clk
27 00000000 00000003
B2_Tacp EQU 0x3 ;6clk
ARM Macro Assembler Page 3
28 00000000 00000000
B2_PMC EQU 0x0 ;normal(1data)
29 00000000
30 00000000 ;Bank 3 parameter
31 00000000 00000003
B3_Tacs EQU 0x3 ;4clk
32 00000000 00000003
B3_Tcos EQU 0x3 ;4clk
33 00000000 00000007
B3_Tacc EQU 0x7 ;14clk
34 00000000 00000003
B3_Tcoh EQU 0x3 ;4clk
35 00000000 00000003
B3_Tah EQU 0x3 ;4clk
36 00000000 00000003
B3_Tacp EQU 0x3 ;6clk
37 00000000 00000000
B3_PMC EQU 0x0 ;normal(1data)
38 00000000
39 00000000 ;Bank 4 parameter
40 00000000 00000003
B4_Tacs EQU 0x3 ;4clk
41 00000000 00000003
B4_Tcos EQU 0x3 ;4clk
42 00000000 00000007
B4_Tacc EQU 0x7 ;14clk
43 00000000 00000003
B4_Tcoh EQU 0x3 ;4clk
44 00000000 00000003
B4_Tah EQU 0x3 ;4clk
45 00000000 00000003
B4_Tacp EQU 0x3 ;6clk
46 00000000 00000000
B4_PMC EQU 0x0 ;normal(1data)
47 00000000
48 00000000 ;Bank 5 parameter
49 00000000 00000003
B5_Tacs EQU 0x3 ;4clk
50 00000000 00000003
B5_Tcos EQU 0x3 ;4clk
51 00000000 00000007
B5_Tacc EQU 0x7 ;14clk
52 00000000 00000003
B5_Tcoh EQU 0x3 ;4clk
53 00000000 00000003
B5_Tah EQU 0x3 ;4clk
54 00000000 00000003
B5_Tacp EQU 0x3 ;6clk
55 00000000 00000000
B5_PMC EQU 0x0 ;normal(1data)
56 00000000
57 00000000 ;Bank 6(if SROM) parameter
58 00000000 00000003
B6_Tacs EQU 0x3 ;4clk
59 00000000 00000003
B6_Tcos EQU 0x3 ;4clk
60 00000000 00000007
B6_Tacc EQU 0x7 ;14clk
61 00000000 00000003
ARM Macro Assembler Page 4
B6_Tcoh EQU 0x3 ;4clk
62 00000000 00000003
B6_Tah EQU 0x3 ;4clk
63 00000000 00000003
B6_Tacp EQU 0x3 ;6clk
64 00000000 00000000
B6_PMC EQU 0x0 ;normal(1data)
65 00000000
66 00000000 ;Bank 7(if SROM) parameter
67 00000000 00000003
B7_Tacs EQU 0x3 ;4clk
68 00000000 00000003
B7_Tcos EQU 0x3 ;4clk
69 00000000 00000007
B7_Tacc EQU 0x7 ;14clk
70 00000000 00000003
B7_Tcoh EQU 0x3 ;4clk
71 00000000 00000003
B7_Tah EQU 0x3 ;4clk
72 00000000 00000003
B7_Tacp EQU 0x3 ;6clk
73 00000000 00000000
B7_PMC EQU 0x0 ;normal(1data)
74 00000000
75 00000000 ;Bank 6 parameter
76 00000000 [ BDRAMTYPE="DRAM" ;MT=01(FP DRAM) or 10(E
DO DRAM)
83 00000000 00000003
B6_MT EQU 0x3 ;SDRAM
84 00000000 00000000
B6_Trcd EQU 0x0 ;2clk
85 00000000 00000000
B6_SCAN EQU 0x0 ;8bit
86 00000000 ]
87 00000000
88 00000000 ;Bank 7 parameter
89 00000000 [ BDRAMTYPE="DRAM" ;MT=01(FP DRAM) or 10(E
DO DRAM)
96 00000000 00000003
B7_MT EQU 0x3 ;SDRAM
97 00000000 00000000
B7_Trcd EQU 0x0 ;2clk
98 00000000 00000000
B7_SCAN EQU 0x0 ;8bit
99 00000000 ]
100 00000000
101 00000000 ;REFRESH parameter
102 00000000 00000001
REFEN EQU 0x1 ;Refresh enable
103 00000000 00000000
TREFMD EQU 0x0 ;CBR(CAS before RAS)/Auto re
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