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字号:
#define CSPI_SPIRESET (CSPI_BASE_ADDR+0x1C)
//
// ;---------------------------------------;
// ; DMA ;
// ; $0020_9000 to $0020_9FFF ;
// ;---------------------------------------;
#define DMA_BASE_ADDR 0xf0209000
#define DMA_SYS_BASE (DMA_BASE_ADDR+0x000)
#define DMA_M2D_BASE (DMA_BASE_ADDR+0x040)
#define DMA_CH0_BASE (DMA_BASE_ADDR+0x080)
#define DMA_CH1_BASE (DMA_BASE_ADDR+0x0C0)
#define DMA_CH2_BASE (DMA_BASE_ADDR+0x100)
#define DMA_CH3_BASE (DMA_BASE_ADDR+0x140)
#define DMA_CH4_BASE (DMA_BASE_ADDR+0x180)
#define DMA_CH5_BASE (DMA_BASE_ADDR+0x1C0)
#define DMA_CH6_BASE (DMA_BASE_ADDR+0x200)
#define DMA_CH7_BASE (DMA_BASE_ADDR+0x240)
#define DMA_CH8_BASE (DMA_BASE_ADDR+0x280)
#define DMA_CH9_BASE (DMA_BASE_ADDR+0x2C0)
#define DMA_CH10_BASE (DMA_BASE_ADDR+0x300)
#define DMA_TST_BASE (DMA_BASE_ADDR+0x340)
//
#define DMA_DCR (DMA_SYS_BASE+0x000)
#define DMA_ISR (DMA_SYS_BASE+0x004)
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#define DMA_RTOSR (DMA_SYS_BASE+0x010)
#define DMA_TESR (DMA_SYS_BASE+0x014)
#define DMA_BOSR (DMA_SYS_BASE+0x018)
#define DMA_BTOCR (DMA_SYS_BASE+0x01C)
//
#define DMA_WSRA (DMA_M2D_BASE+0x000)
#define DMA_XSRA (DMA_M2D_BASE+0x004)
#define DMA_YSRA (DMA_M2D_BASE+0x008)
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#define DMA_YSRB (DMA_M2D_BASE+0x014)
//
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#define DMA_DAR0 (DMA_CH0_BASE+0x004)
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#define DMA_BUCR0 (DMA_CH0_BASE+0x018)
//
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#define DMA_DAR1 (DMA_CH1_BASE+0x004)
#define DMA_CNTR1 (DMA_CH1_BASE+0x008)
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//
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#define DMA_DAR2 (DMA_CH2_BASE+0x004)
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#define DMA_BUCR2 (DMA_CH2_BASE+0x018)
//
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#define DMA_DAR3 (DMA_CH3_BASE+0x004)
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//
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//
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#define DMA_BUCR5 (DMA_CH5_BASE+0x018)
//
#define DMA_SAR6 (DMA_CH6_BASE+0x000)
#define DMA_DAR6 (DMA_CH6_BASE+0x004)
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#define DMA_CCR6 (DMA_CH6_BASE+0x00C)
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#define DMA_BUCR6 (DMA_CH6_BASE+0x018)
//
#define DMA_SAR7 (DMA_CH7_BASE+0x000)
#define DMA_DAR7 (DMA_CH7_BASE+0x004)
#define DMA_CNTR7 (DMA_CH7_BASE+0x008)
#define DMA_CCR7 (DMA_CH7_BASE+0x00C)
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#define DMA_BLR7 (DMA_CH7_BASE+0x014)
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#define DMA_BUCR7 (DMA_CH7_BASE+0x018)
//
#define DMA_SAR8 (DMA_CH8_BASE+0x000)
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#define DMA_BLR8 (DMA_CH8_BASE+0x014)
#define DMA_RTOR8 (DMA_CH8_BASE+0x018)
#define DMA_BUCR8 (DMA_CH8_BASE+0x018)
//
#define DMA_SAR9 (DMA_CH9_BASE+0x000)
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#define DMA_CNTR9 (DMA_CH9_BASE+0x008)
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#define DMA_RSSR9 (DMA_CH9_BASE+0x010)
#define DMA_BLR9 (DMA_CH9_BASE+0x014)
#define DMA_RTOR9 (DMA_CH9_BASE+0x018)
#define DMA_BUCR9 (DMA_CH9_BASE+0x018)
//
#define DMA_SAR10 (DMA_CH10_BASE+0x000)
#define DMA_DAR10 (DMA_CH10_BASE+0x004)
#define DMA_CNTR10 (DMA_CH10_BASE+0x008)
#define DMA_CCR10 (DMA_CH10_BASE+0x00C)
#define DMA_RSSR10 (DMA_CH10_BASE+0x010)
#define DMA_BLR10 (DMA_CH10_BASE+0x014)
#define DMA_RTOR10 (DMA_CH10_BASE+0x018)
#define DMA_BUCR10 (DMA_CH10_BASE+0x018)
//
#define DMA_TCR (DMA_TST_BASE+0x000)
#define DMA_TFIFOA (DMA_TST_BASE+0x004)
#define DMA_TDRR (DMA_TST_BASE+0x008)
#define DMA_TDIPR (DMA_TST_BASE+0x00C)
#define DMA_TFIFOB (DMA_TST_BASE+0x010)
//
// ;---------------------------------------;
// ; DSPA ;
// ; $0022_2000 to $0022_2FFF ;
// ;---------------------------------------;
#define DSPA_BASE_ADDR 0xf0222000
//
#define DSPA_MAC_MOD (DSPA_BASE_ADDR+0x0000)
#define DSPA_MAC_CTRL (DSPA_BASE_ADDR+0x0004)
#define DSPA_MAC_MULT (DSPA_BASE_ADDR+0x0008)
#define DSPA_MAC_ACCU (DSPA_BASE_ADDR+0x000C)
#define DSPA_MAC_INTR (DSPA_BASE_ADDR+0x0010)
#define DSPA_MAC_INTR_MASK (DSPA_BASE_ADDR+0x0014)
#define DSPA_MAC_FIFO (DSPA_BASE_ADDR+0x0018)
#define DSPA_MAC_FIFO_STAT (DSPA_BASE_ADDR+0x001C)
#define DSPA_MAC_BURST (DSPA_BASE_ADDR+0x0020)
#define DSPA_MAC_BIT_SEL (DSPA_BASE_ADDR+0x0024)
//
#define DSPA_MAC_XBASE (DSPA_BASE_ADDR+0x0200)
#define DSPA_MAC_XINDEX (DSPA_BASE_ADDR+0x0204)
#define DSPA_MAC_XLENGTH (DSPA_BASE_ADDR+0x0208)
#define DSPA_MAC_XMODIFY (DSPA_BASE_ADDR+0x020C)
#define DSPA_MAC_XINCR (DSPA_BASE_ADDR+0x0210)
#define DSPA_MAC_XCOUNT (DSPA_BASE_ADDR+0x0214)
//
#define DSPA_MAC_YBASE (DSPA_BASE_ADDR+0x0300)
#define DSPA_MAC_YINDEX (DSPA_BASE_ADDR+0x0304)
#define DSPA_MAC_YLENGTH (DSPA_BASE_ADDR+0x0308)
#define DSPA_MAC_YMODIFY (DSPA_BASE_ADDR+0x030C)
#define DSPA_MAC_YINCR (DSPA_BASE_ADDR+0x0310)
#define DSPA_MAC_YCOUNT (DSPA_BASE_ADDR+0x0314)
//
#define DSPA_DCTCTRL (DSPA_BASE_ADDR+0x0400)
#define DSPA_DCTVER (DSPA_BASE_ADDR+0x0404)
#define DSPA_DCTIRQENA (DSPA_BASE_ADDR+0x0408)
#define DSPA_DCTIRQSTAT (DSPA_BASE_ADDR+0x040C)
#define DSPA_DCTSRCADD (DSPA_BASE_ADDR+0x0410)
#define DSPA_DCTDESADD (DSPA_BASE_ADDR+0x0414)
#define DSPA_DCTFIFO (DSPA_BASE_ADDR+0x0500)
#define DSPA_DCTXOFF (DSPA_BASE_ADDR+0x0418)
#define DSPA_DCTYOFF (DSPA_BASE_ADDR+0x041C)
#define DSPA_DCTXYCNT (DSPA_BASE_ADDR+0x0420)
#define DSPA_DCTSKIP (DSPA_BASE_ADDR+0x0424)
#define DSPA_DCTOUTERROR (DSPA_BASE_ADDR+0x0700)
#define DSPA_DCTOUTDONE (DSPA_BASE_ADDR+0x0704)
#define DSPA_DCTOUTCHECK (DSPA_BASE_ADDR+0x0708)
//
// ;---------------------------------------;
// ; ESRAM Karen moved ;
// ; $0030_D000 to $0031_FFFF ;
// ;---------------------------------------;
//#define eSRAM_ADDR_BOT 0xf0300000 // ; Bottom of eSRAM
//#define eSRAM_ADDR_TOP 0xf0319000 // ; Top of physical eSRAM
//#define eSRAM_ADDR_LMT 0xf03FFFFF // ; Limit of allocated eSRAM
//#define eSRAM_PHY_SIZE 0x00018000 // ; Physical size of eSRAM (96k)
//#define eSRAM_ASS_SIZE 0x00100000 // ; Assigned size of eSRAM (1M)
//#define eSRAM_8K_SIZE 0x00008000 // ; 8k byte size for boundary between RAM1 & RAM2
//
// ;---------------------------------------;
// ; GPIO - PTA ;
// ; $0021_C000 to $0021_C0FF ;
// ;---------------------------------------;
#define PTA_BASE_ADDR 0xf021C000
#define PTA_DDIR PTA_BASE_ADDR
#define PTA_OCR1 (PTA_BASE_ADDR+0x04)
#define PTA_OCR2 (PTA_BASE_ADDR+0x08)
#define PTA_ICONFA1 (PTA_BASE_ADDR+0x0C)
#define PTA_ICONFA2 (PTA_BASE_ADDR+0x10)
#define PTA_ICONFB1 (PTA_BASE_ADDR+0x14)
#define PTA_ICONFB2 (PTA_BASE_ADDR+0x18)
#define PTA_DR (PTA_BASE_ADDR+0x1C)
#define PTA_GIUS (PTA_BASE_ADDR+0x20)
#define PTA_SSR (PTA_BASE_ADDR+0x24)
#define PTA_ICR1 (PTA_BASE_ADDR+0x28)
#define PTA_ICR2 (PTA_BASE_ADDR+0x2C)
#define PTA_IMR (PTA_BASE_ADDR+0x30)
#define PTA_ISR (PTA_BASE_ADDR+0x34)
#define PTA_GPR (PTA_BASE_ADDR+0x38)
#define PTA_SWR (PTA_BASE_ADDR+0x3C)
#define PTA_PUEN (PTA_BASE_ADDR+0x40)
//
// ;---------------------------------------;
// ; GPIO - PTB ;
// ; $0021_C100 to $0021_C1FF ;
// ;---------------------------------------;
#define PTB_BASE_ADDR 0xf021C100
#define PTB_DDIR PTB_BASE_ADDR
#define PTB_OCR1 (PTB_BASE_ADDR+0x04)
#define PTB_OCR2 (PTB_BASE_ADDR+0x08)
#define PTB_ICONFA1 (PTB_BASE_ADDR+0x0C)
#define PTB_ICONFA2 (PTB_BASE_ADDR+0x10)
#define PTB_ICONFB1 (PTB_BASE_ADDR+0x14)
#define PTB_ICONFB2 (PTB_BASE_ADDR+0x18)
#define PTB_DR (PTB_BASE_ADDR+0x1C)
#define PTB_GIUS (PTB_BASE_ADDR+0x20)
#define PTB_SSR (PTB_BASE_ADDR+0x24)
#define PTB_ICR1 (PTB_BASE_ADDR+0x28)
#define PTB_ICR2 (PTB_BASE_ADDR+0x2C)
#define PTB_IMR (PTB_BASE_ADDR+0x30)
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