alm.vhdl

EDA课程设计（带完整设计报告）

 Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_arith.all;
Use ieee.std_logic_unsigned.all;
Entity alarm1 is
  Port(reset:in std_logic;                
Min1,min2:in std_logic_vector(3 downto 0);
Alarm:out std_logic);                       --输出的报时信号
End;
Architecture a of alarm1 is
 Begin
   Alarm<='0' when min1="0000" and min2="0000" and reset='1' 
else  '1';    --当分为0且清0
                                    --信号无效时，输出高电平并持续至分不为0
end;