📄 pipemult_lc_02.fit.rpt
字号:
; ; ;
; ALUTs by mode ; ;
; -- normal mode ; 4 ;
; -- extended LUT mode ; 0 ;
; -- arithmetic mode ; 36 ;
; -- shared arithmetic mode ; 29 ;
; ; ;
; Total registers ; 37 / 14,410 ( < 1 % ) ;
; Total ALMs ; 44 / 6,240 ( < 1 % ) ;
; Total LABs ; 13 / 780 ( 1 % ) ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 44 / 343 ( 12 % ) ;
; -- Clock pins ; 3 / 16 ( 18 % ) ;
; Global signals ; 1 ;
; M512s ; 1 / 104 ( < 1 % ) ;
; M4Ks ; 0 / 78 ( 0 % ) ;
; Total memory bits ; 512 / 419,328 ( < 1 % ) ;
; Total RAM block bits ; 576 / 419,328 ( < 1 % ) ;
; DSP block 9-bit elements ; 0 / 96 ( 0 % ) ;
; Global clocks ; 1 / 16 ( 6 % ) ;
; Regional clocks ; 0 / 32 ( 0 % ) ;
; SERDES transmitters ; 0 / 38 ( 0 % ) ;
; SERDES receivers ; 0 / 42 ( 0 % ) ;
; Maximum fan-out node ; clk1~clkctrl ;
; Maximum fan-out ; 38 ;
; Total fan-out ; 365 ;
; Average fan-out ; 2.28 ;
+------------------------------------------------+-------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk1 ; N20 ; 1 ; 0 ; 10 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; dataa[0] ; F20 ; 2 ; 0 ; 24 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; dataa[1] ; E22 ; 2 ; 0 ; 24 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; dataa[2] ; G17 ; 2 ; 0 ; 25 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; dataa[3] ; D21 ; 2 ; 0 ; 25 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; dataa[4] ; G18 ; 2 ; 0 ; 25 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; dataa[5] ; D22 ; 2 ; 0 ; 25 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; dataa[6] ; C21 ; 2 ; 0 ; 26 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; dataa[7] ; C22 ; 2 ; 0 ; 26 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; datab[0] ; H17 ; 2 ; 0 ; 23 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; datab[1] ; F21 ; 2 ; 0 ; 23 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; datab[2] ; H18 ; 2 ; 0 ; 23 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; datab[3] ; F22 ; 2 ; 0 ; 23 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; datab[4] ; E21 ; 2 ; 0 ; 24 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; datab[5] ; F19 ; 2 ; 0 ; 24 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; datab[6] ; E19 ; 2 ; 0 ; 26 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; datab[7] ; E20 ; 2 ; 0 ; 26 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 2.5 V ; Off ; User ;
; rdaddress[0] ; G21 ; 2 ; 0 ; 21 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; rdaddress[1] ; J16 ; 2 ; 0 ; 21 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; rdaddress[2] ; H22 ; 2 ; 0 ; 20 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; rdaddress[3] ; J19 ; 2 ; 0 ; 20 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; rdaddress[4] ; H21 ; 2 ; 0 ; 20 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; wraddress[0] ; G20 ; 2 ; 0 ; 22 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; wraddress[1] ; H19 ; 2 ; 0 ; 22 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; wraddress[2] ; G19 ; 2 ; 0 ; 22 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; wraddress[3] ; G22 ; 2 ; 0 ; 21 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; wraddress[4] ; J17 ; 2 ; 0 ; 21 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; wren ; H20 ; 2 ; 0 ; 22 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+-------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+-------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; q[0] ; E15 ; 3 ; 5 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ; 0 pF ;
; q[10] ; G14 ; 3 ; 7 ; 27 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ; 0 pF ;
; q[11] ; B13 ; 3 ; 18 ; 27 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ; 0 pF ;
; q[12] ; F14 ; 3 ; 7 ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ; 0 pF ;
; q[13] ; C13 ; 3 ; 18 ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ; 0 pF ;
; q[14] ; E14 ; 3 ; 7 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ; 0 pF ;
; q[15] ; A13 ; 3 ; 18 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ; 0 pF ;
; q[1] ; G12 ; 3 ; 17 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ; 0 pF ;
; q[2] ; J15 ; 3 ; 6 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ; 0 pF ;
; q[3] ; E11 ; 3 ; 17 ; 27 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ; 0 pF ;
; q[4] ; F16 ; 3 ; 6 ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ; 0 pF ;
; q[5] ; H11 ; 3 ; 17 ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ; 0 pF ;
; q[6] ; D15 ; 3 ; 6 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ; 0 pF ;
; q[7] ; D12 ; 3 ; 17 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ; 0 pF ;
; q[8] ; H14 ; 3 ; 7 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ; 0 pF ;
; q[9] ; D13 ; 3 ; 18 ; 27 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 24mA ; Off ; User ; 0 pF ;
+-------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
+------------------------------------------------------------+
; I/O Bank Usage ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1 ; 1 / 40 ( 2 % ) ; 3.3V ; -- ;
; 2 ; 27 / 44 ( 61 % ) ; 2.5V ; -- ;
; 3 ; 17 / 50 ( 34 % ) ; 3.3V ; -- ;
; 4 ; 0 / 35 ( 0 % ) ; 3.3V ; -- ;
; 5 ; 0 / 44 ( 0 % ) ; 3.3V ; -- ;
; 6 ; 0 / 40 ( 0 % ) ; 3.3V ; -- ;
; 7 ; 0 / 34 ( 0 % ) ; 3.3V ; -- ;
; 8 ; 0 / 43 ( 0 % ) ; 3.3V ; -- ;
; 9 ; 0 / 6 ( 0 % ) ; 3.3V ; -- ;
; 10 ; 0 / 6 ( 0 % ) ; 3.3V ; -- ;
+----------+------------------+---------------+--------------+
+-------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
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