top.v

来自「FPGA上实现UART串口原程序」· Verilog 代码 · 共 58 行

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//                串口收发 		V1.2       //
//                             BooQuai      //
//              2005-6-16                   //
//  接收数据至,送数码管显示,同时回复至PC    // 
//  可添加按键程序								  //
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  module top(clk,data,cs,a,rx,tx,key);
    input clk,key;
    output [7:0] data;
    output cs;
    output [3:0] a;
    input rx;
	 output tx;
	 wire ttx;
	 wire rxok;
	 wire txok;
	 wire txready;
	 wire wr;
	 wire [7:0] oridt,select;


	 assign cs=0;
	 assign a=15;

//  key D (
//    .clk(clk), 
//    .key(key), 
//    .wr(wr), 
//    .select(select)
//    );

//  txdata C (
//    .clk(clk), 
//    .txok(txok), 
//    .wr(wr)
//    );

	rx      B (
    .clk(clk), 
    .rx(rx), 
    .rxok(rxok), 
    .data(data),
	 .tx(ttx),
	 .oridt(oridt)
    );
	assign txok=rxok;

   tx2 instance_name (
    .clk(clk), 
    .txready(txready), 
    .data(oridt), 
    .tx(tx), 
    .txok(txok)
    );

endmodule