txdata.v

来自「FPGA上实现UART串口原程序」· Verilog 代码 · 共 39 行

//********************************//
//        数据就绪信号整形        //
//                        BooQuai //
//           2005-6-16				 //
////////////////////////////////////
module txdata(clk,txok,wr);
    input clk,wr;
    output txok;		
  reg txok;	 	
  reg[16:0] cnt;
  reg[1:0] state;
  parameter hz=1,ready=2;

   always @(posedge clk)
	begin
	case(state)
	hz: begin
	     if(wr==1) begin				    //数据无效
		   state<=hz;
			txok<=0;	  end
			else    begin					 //数据就绪
			state<=ready;
			txok<=1; 
			cnt<=0;  end
        end
  ready: begin								 //根据波特率延时
          if(cnt==50000) begin
			   state<=hz;
				txok<=0;    end
          else    begin
			  cnt<=cnt+1;					 
			  txok<=1;   end				  //数据就绪
	      end
   default: state<=hz;
	endcase
   end
 
endmodule