_primary.vhd

Xilinx的modelsim 仿真库！里面有许多库函数

library verilog;
use verilog.vl_types.all;
entity mult_gen_v4_0 is
    generic(
        bram_addr_width : integer := 8;
        c_a_type        : integer := 0;
        c_a_width       : integer := 16;
        c_baat          : integer := 2;
        c_b_constant    : integer := 0;
        c_b_type        : integer := 0;
        c_b_value       : string  := "0000000000000001";
        c_b_width       : integer := 16;
        c_enable_rlocs  : integer := 1;
        c_has_aclr      : integer := 0;
        c_has_a_signed  : integer := 0;
        c_has_b         : integer := 1;
        c_has_ce        : integer := 0;
        c_has_loadb     : integer := 0;
        c_has_load_done : integer := 0;
        c_has_nd        : integer := 0;
        c_has_o         : integer := 0;
        c_has_q         : integer := 1;
        c_has_rdy       : integer := 0;
        c_has_rfd       : integer := 0;
        c_has_sclr      : integer := 0;
        c_has_swapb     : integer := 0;
        c_mem_init_prefix: string  := "mem";
        c_mem_type      : integer := 0;
        c_mult_type     : integer := 0;
        c_output_hold   : integer := 0;
        c_out_width     : integer := 16;
        c_pipeline      : integer := 0;
        c_reg_a_b_inputs: integer := 1;
        c_sqm_type      : integer := 0;
        c_stack_adders  : integer := 0;
        c_standalone    : integer := 0;
        c_sync_enable   : integer := 0;
        c_use_luts      : integer := 1;
        add_one         : integer := 0;
        extra_cycles    : integer := 0
    );
    port(
        a               : in     vl_logic_vector;
        b               : in     vl_logic_vector;
        clk             : in     vl_logic;
        a_signed        : in     vl_logic;
        ce              : in     vl_logic;
        aclr            : in     vl_logic;
        sclr            : in     vl_logic;
        loadb           : in     vl_logic;
        load_done       : out    vl_logic;
        swapb           : in     vl_logic;
        rfd             : out    vl_logic;
        nd              : in     vl_logic;
        rdy             : out    vl_logic;
        o               : out    vl_logic_vector;
        q               : out    vl_logic_vector
    );
end mult_gen_v4_0;