_primary.vhd

Xilinx的modelsim 仿真库！里面有许多库函数

library verilog;
use verilog.vl_types.all;
entity c_compare_v3_0 is
    generic(
        c_ainit_val     : string  := "";
        c_b_constant    : integer := 0;
        c_b_value       : string  := "";
        c_data_type     : integer := 1;
        c_enable_rlocs  : integer := 1;
        c_has_aclr      : integer := 0;
        c_has_aset      : integer := 0;
        c_has_a_eq_b    : integer := 1;
        c_has_a_ge_b    : integer := 0;
        c_has_a_gt_b    : integer := 0;
        c_has_a_le_b    : integer := 0;
        c_has_a_lt_b    : integer := 0;
        c_has_a_ne_b    : integer := 0;
        c_has_ce        : integer := 0;
        c_has_qa_eq_b   : integer := 0;
        c_has_qa_ge_b   : integer := 0;
        c_has_qa_gt_b   : integer := 0;
        c_has_qa_le_b   : integer := 0;
        c_has_qa_lt_b   : integer := 0;
        c_has_qa_ne_b   : integer := 0;
        c_has_sclr      : integer := 0;
        c_has_sset      : integer := 0;
        c_pipe_stages   : integer := 1;
        c_sync_enable   : integer := 0;
        c_sync_priority : integer := 1;
        c_width         : integer := 16
    );
    port(
        a               : in     vl_logic_vector;
        b               : in     vl_logic_vector;
        clk             : in     vl_logic;
        ce              : in     vl_logic;
        aclr            : in     vl_logic;
        aset            : in     vl_logic;
        sclr            : in     vl_logic;
        sset            : in     vl_logic;
        a_eq_b          : out    vl_logic;
        a_ne_b          : out    vl_logic;
        a_lt_b          : out    vl_logic;
        a_gt_b          : out    vl_logic;
        a_le_b          : out    vl_logic;
        a_ge_b          : out    vl_logic;
        qa_eq_b         : out    vl_logic;
        qa_ne_b         : out    vl_logic;
        qa_lt_b         : out    vl_logic;
        qa_gt_b         : out    vl_logic;
        qa_le_b         : out    vl_logic;
        qa_ge_b         : out    vl_logic
    );
end c_compare_v3_0;