_primary.vhd

Xilinx的modelsim 仿真库！里面有许多库函数

library verilog;
use verilog.vl_types.all;
entity decode_8b10b_v2_base is
    generic(
        c_has_ce        : integer := 0;
        c_has_code_err  : integer := 1;
        c_has_disp_err  : integer := 1;
        c_has_disp_in   : integer := 0;
        c_has_nd        : integer := 0;
        c_has_run_disp  : integer := 0;
        c_has_sinit     : integer := 0;
        c_has_sym_disp  : integer := 0;
        c_sinit_dout    : string  := "00000000";
        c_sinit_kout    : integer := 0;
        c_sinit_run_disp: integer := 0;
        zero            : integer := 2;
        invalid         : integer := 3;
        neg             : integer := 0;
        pos             : integer := 1;
        yes             : integer := 1;
        no              : integer := 0;
        defaultb5       : integer := 31;
        defaultb3       : integer := 7;
        true            : integer := 1;
        false           : integer := 0;
        reg_size        : integer := 8
    );
    port(
        clk             : in     vl_logic;
        din             : in     vl_logic_vector(9 downto 0);
        dout            : out    vl_logic_vector(7 downto 0);
        kout            : out    vl_logic;
        ce              : in     vl_logic;
        disp_in         : in     vl_logic;
        sinit           : in     vl_logic;
        code_err        : out    vl_logic;
        disp_err        : out    vl_logic;
        nd              : out    vl_logic;
        run_disp        : out    vl_logic;
        sym_disp        : out    vl_logic_vector(1 downto 0)
    );
end decode_8b10b_v2_base;