_primary.vhd

Xilinx的modelsim 仿真库！里面有许多库函数

library verilog;
use verilog.vl_types.all;
entity mac_v1_1 is
    generic(
        c_acc_width     : integer := 1;
        c_a_type        : integer := 1;
        c_a_width       : integer := 1;
        c_baat          : integer := 1;
        c_b_mode        : integer := 0;
        c_b_type        : integer := 1;
        c_b_value       : integer := 1;
        c_b_width       : integer := 1;
        c_ccm_mode      : integer := 1;
        c_count_width   : integer := 1;
        c_enable_rlocs  : integer := 1;
        c_has_aclr      : integer := 0;
        c_has_add       : integer := 0;
        c_has_a_signed  : integer := 0;
        c_has_ce        : integer := 0;
        c_has_count     : integer := 0;
        c_has_c_in      : integer := 0;
        c_has_c_out     : integer := 0;
        c_has_inreg     : integer := 0;
        c_has_load_b    : integer := 0;
        c_has_ovfl      : integer := 0;
        c_has_rdy       : integer := 0;
        c_has_rffd      : integer := 0;
        c_has_sclr      : integer := 0;
        c_mac_count     : integer := 0;
        c_mult_round    : integer := 0;
        c_optimization  : integer := 0;
        c_output_hold   : integer := 0;
        c_out_width     : integer := 0;
        c_pipe_level    : string  := "";
        c_p_width       : integer := 1;
        c_saturate      : integer := 0;
        c_sync_enable   : integer := 0
    );
    port(
        clk             : in     vl_logic;
        a               : in     vl_logic_vector;
        b               : in     vl_logic_vector;
        c_in            : in     vl_logic;
        fd              : in     vl_logic;
        nd              : in     vl_logic;
        a_signed        : in     vl_logic;
        load_b          : in     vl_logic;
        add             : in     vl_logic;
        count           : in     vl_logic_vector;
        aclr            : in     vl_logic;
        sclr            : in     vl_logic;
        ce              : in     vl_logic;
        q               : out    vl_logic_vector;
        c_out           : out    vl_logic;
        ovfl            : out    vl_logic;
        rdy             : out    vl_logic;
        rfd             : out    vl_logic;
        rffd            : out    vl_logic
    );
end mac_v1_1;