_primary.vhd

Xilinx的modelsim 仿真库！里面有许多库函数

library verilog;
use verilog.vl_types.all;
entity c_sin_cos_v2_1 is
    generic(
        c_theta_width   : integer := 16;
        c_output_width  : integer := 32;
        c_outputs_required: integer := 2;
        c_negative_sine : integer := 0;
        c_negative_cosine: integer := 0;
        c_mem_type      : integer := 1;
        c_pipe_stages   : integer := 0;
        c_has_nd        : integer := 1;
        c_has_rfd       : integer := 1;
        c_has_rdy       : integer := 1;
        c_reg_input     : integer := 0;
        c_reg_output    : integer := 1;
        c_has_clk       : integer := 0;
        c_has_ce        : integer := 0;
        c_has_aclr      : integer := 0;
        c_has_sclr      : integer := 0;
        c_enable_rlocs  : integer := 0
    );
    port(
        theta           : in     vl_logic_vector;
        sine            : out    vl_logic_vector;
        cosine          : out    vl_logic_vector;
        nd              : in     vl_logic;
        rfd             : out    vl_logic;
        rdy             : out    vl_logic;
        clk             : in     vl_logic;
        ce              : in     vl_logic;
        aclr            : in     vl_logic;
        sclr            : in     vl_logic
    );
end c_sin_cos_v2_1;