_primary.vhd

Xilinx的modelsim 仿真库！里面有许多库函数

library verilog;
use verilog.vl_types.all;
entity c_dist_mem_v4_1 is
    generic(
        c_addr_width    : integer := 6;
        c_default_data  : string  := "0";
        c_default_data_radix: integer := 1;
        c_depth         : integer := 64;
        c_enable_rlocs  : integer := 1;
        c_generate_mif  : integer := 0;
        c_has_clk       : integer := 1;
        c_has_d         : integer := 1;
        c_has_dpo       : integer := 0;
        c_has_dpra      : integer := 0;
        c_has_i_ce      : integer := 0;
        c_has_qdpo      : integer := 0;
        c_has_qdpo_ce   : integer := 0;
        c_has_qdpo_clk  : integer := 0;
        c_has_qdpo_rst  : integer := 0;
        c_has_qdpo_srst : integer := 0;
        c_has_qspo      : integer := 0;
        c_has_qspo_ce   : integer := 0;
        c_has_qspo_rst  : integer := 0;
        c_has_qspo_srst : integer := 0;
        c_has_rd_en     : integer := 0;
        c_has_spo       : integer := 1;
        c_has_spra      : integer := 0;
        c_has_we        : integer := 1;
        c_latency       : integer := 0;
        c_mem_init_file : string  := "null.mif";
        c_mem_type      : integer := 1;
        c_mux_type      : integer := 0;
        c_qce_joined    : integer := 0;
        c_qualify_we    : integer := 0;
        c_read_mif      : integer := 0;
        c_reg_a_d_inputs: integer := 0;
        c_reg_dpra_input: integer := 0;
        c_sync_enable   : integer := 0;
        c_width         : integer := 16;
        c_ram32_fix     : integer := 0
    );
    port(
        a               : in     vl_logic_vector;
        d               : in     vl_logic_vector;
        dpra            : in     vl_logic_vector;
        spra            : in     vl_logic_vector;
        clk             : in     vl_logic;
        we              : in     vl_logic;
        i_ce            : in     vl_logic;
        rd_en           : in     vl_logic;
        qspo_ce         : in     vl_logic;
        qdpo_ce         : in     vl_logic;
        qdpo_clk        : in     vl_logic;
        qspo_rst        : in     vl_logic;
        qdpo_rst        : in     vl_logic;
        qspo_srst       : in     vl_logic;
        qdpo_srst       : in     vl_logic;
        spo             : out    vl_logic_vector;
        dpo             : out    vl_logic_vector;
        qspo            : out    vl_logic_vector;
        qdpo            : out    vl_logic_vector
    );
end c_dist_mem_v4_1;