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Xilinx的modelsim 仿真库！里面有许多库函数

library verilog;
use verilog.vl_types.all;
entity ramb4_s16 is
    generic(
        cds_action      : string  := "ignore";
        init_00         : integer := 0;
        init_01         : integer := 0;
        init_02         : integer := 0;
        init_03         : integer := 0;
        init_04         : integer := 0;
        init_05         : integer := 0;
        init_06         : integer := 0;
        init_07         : integer := 0;
        init_08         : integer := 0;
        init_09         : integer := 0;
        init_0a         : integer := 0;
        init_0b         : integer := 0;
        init_0c         : integer := 0;
        init_0d         : integer := 0;
        init_0e         : integer := 0;
        init_0f         : integer := 0
    );
    port(
        do              : out    vl_logic_vector(15 downto 0);
        addr            : in     vl_logic_vector(7 downto 0);
        di              : in     vl_logic_vector(15 downto 0);
        en              : in     vl_logic;
        clk             : in     vl_logic;
        we              : in     vl_logic;
        rst             : in     vl_logic
    );
end ramb4_s16;