7seg_led.v

来自「使用xilinx公司的FPGA实现了七段码的定时器时钟程序」· Verilog 代码 · 共 44 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
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// Create Date:    14:27:57 03/22/06
// Design Name:    
// Module Name:    7seg_led
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module 7seg_led(seg,a,clk);
input clk;
output [7:0] seg;
output [3:0] a;
reg    [7:0] seg;
reg    [3:0] a;


reg    [27:0]  divcounter;
wire   divclk;

//divclk
always@(posedge clk)
     begin
	        if(divcounter>=8'x17D783F)   
			      begin
					     divcounter<=8'00000000;
						  divclk=~divclk;
			  else



endmodule