segled.ucf

使用xilinx公司的FPGA实现了七段码的定时器时钟程序

net   clk    loc=p80;
net   a<0>   loc=p106;
net   a<1>   loc=p101;
net   a<2>   loc=p100;
net   a<3>   loc=p97;
net   seg<0> loc=p116;
net   seg<1> loc=p111;
net   seg<2> loc=p113;
net   seg<3> loc=p120;
net   seg<4> loc=p119;
net   seg<5> loc=p117;
net   seg<6> loc=p115;
net   seg<7> loc=p114;