ryxiangwei.tan.rpt
来自「数字相位计实现」· RPT 代码 · 共 359 行 · 第 1/5 页
RPT
359 行
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[3] ; out_addr[1]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[2] ; out_addr[1]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; out_link[2] ; out_addr[1]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[1] ; out_addr[1]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; out_link[1] ; out_addr[1]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; out_link[4] ; out_addr[1]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[11] ; out_addr[2]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; out_link[11] ; out_addr[2]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[7] ; out_addr[2]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; out_link[7] ; out_addr[2]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[0] ; out_addr[2]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; out_link[0] ; out_addr[2]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[6] ; out_addr[2]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; out_link[6] ; out_addr[2]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[11] ; out_addr[3]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; out_link[11] ; out_addr[3]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[7] ; out_addr[3]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; out_link[7] ; out_addr[3]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[0] ; out_addr[3]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; out_link[0] ; out_addr[3]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[6] ; out_addr[3]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; out_link[6] ; out_addr[3]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[17] ; out_addr[7]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; out_link_link1[1] ; out_addr[7]~reg0 ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[5] ; add_num[15] ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; out_link[5] ; add_num[15] ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[4] ; add_num[15] ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; out_link[3] ; add_num[15] ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[3] ; add_num[15] ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[2] ; add_num[15] ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; out_link[2] ; add_num[15] ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; add_num[1] ; add_num[15] ; clk ; clk ; None ; None ; None ;
; N/A ; 20.83 MHz ( period = 48.000 ns ) ; out_link[1] ; add_num[15] ; clk ; clk ; None ; None ; None ;
; Timing analysis restricted to 200 rows. ; To change the limit use Timing Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+------------------------------------------------------------+-------------------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+-------------------------------------------------------------------------+
; tsu ;
+--------------------------------------------------------------------------
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+------+-------------------+----------+
; N/A ; None ; 12.000 ns ; Load ; add_num[14] ; clk ;
; N/A ; None ; 12.000 ns ; Load ; add_num[13] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[22] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[21] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[20] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[19] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[18] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[17] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[11] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; out_link[11] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[8] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[7] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; out_link[7] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[5] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; out_link[5] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[4] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; out_link[3] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[3] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[2] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; out_link[2] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[1] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[0] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; out_link[0] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; out_link[1] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; out_link[4] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[6] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; out_link[6] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; out_link[8] ; clk ;
; N/A ; None ; 11.000 ns ; Load ; add_num[9] ⌨️ 快捷键说明
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