📄 virtexe.v

📁 Xilinx Ise 官方源代码盘第四章
💻 V
📖 第 1 页 / 共 3 页
字号:
inout IO;
input I;
input T;
endmodule
module IOBUF_SSTL3_I(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_SSTL3_II(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_12(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_16(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_2(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_24(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_4(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_6(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module IOBUF_S_8(O, IO, I, T); // synthesis syn_black_box
output O;
inout IO;
input I;
input T;
endmodule
module KEEPER(O); // synthesis syn_black_box
inout O;
endmodule
module LD(Q, D, G); // synthesis syn_black_box
output Q;
input D;
input G;
endmodule
module LDC(Q, D, G, CLR); // synthesis syn_black_box
output Q;
input D;
input G;
input CLR;
endmodule
module LDCE(Q, D, G, GE, CLR); // synthesis syn_black_box
output Q;
input D;
input G;
input GE;
input CLR;
endmodule
module LDCE_1(Q, D, G, GE, CLR); // synthesis syn_black_box
output Q;
input D;
input G;
input GE;
input CLR;
endmodule
module LDCP(Q, D, G, CLR, PRE); // synthesis syn_black_box
output Q;
input D;
input G;
input CLR;
input PRE;
endmodule
module LDCPE(Q, D, G, GE, CLR, PRE); // synthesis syn_black_box
output Q;
input D;
input G;
input GE;
input CLR;
input PRE;
endmodule
module LDCPE_1(Q, D, G, GE, CLR, PRE); // synthesis syn_black_box
output Q;
input D;
input G;
input GE;
input CLR;
input PRE;
endmodule
module LDCP_1(Q, D, G, CLR, PRE); // synthesis syn_black_box
output Q;
input D;
input G;
input CLR;
input PRE;
endmodule
module LDC_1(Q, D, G, CLR); // synthesis syn_black_box
output Q;
input D;
input G;
input CLR;
endmodule
module LDE(Q, D, G, GE); // synthesis syn_black_box
output Q;
input D;
input G;
input GE;
endmodule
module LDE_1(Q, D, G, GE); // synthesis syn_black_box
output Q;
input D;
input G;
input GE;
endmodule
module LDP(Q, D, G, PRE); // synthesis syn_black_box
output Q;
input D;
input G;
input PRE;
endmodule
module LDPE(Q, D, G, GE, PRE); // synthesis syn_black_box
output Q;
input D;
input G;
input GE;
input PRE;
endmodule
module LDPE_1(Q, D, G, GE, PRE); // synthesis syn_black_box
output Q;
input D;
input G;
input GE;
input PRE;
endmodule
module LDP_1(Q, D, G, PRE); // synthesis syn_black_box
output Q;
input D;
input G;
input PRE;
endmodule
module LD_1(Q, D, G); // synthesis syn_black_box
output Q;
input D;
input G;
endmodule
module LUT1(O, I0); // synthesis xc_map=lut syn_black_box
output O;
input I0;
parameter INIT = 2'b0;
assign O = I0 ? INIT[1] : INIT[0];
endmodule
module LUT1_D(O, LO, I0); 
output O;
output LO;
input I0;
parameter INIT = 2'b0;
LUT1 d(O, I0);
defparam d.INIT = INIT;
assign LO=O;
endmodule
module LUT1_L(LO, I0); // synthesis xc_map=lut  syn_black_box
output LO;
input I0;
parameter INIT = 2'b0;
assign LO = I0 ? INIT[1] : INIT[0];
endmodule
module LUT2(O, I0, I1); // synthesis xc_map=lut syn_black_box
output O;
input I0;
input I1;
parameter INIT = 4'b0;
assign O = I1 ? (I0 ? INIT[3] : INIT[2]) : (I0 ? INIT[1] : INIT[0]);
endmodule
module LUT2_D(O, LO, I0, I1); 
output O;
output LO;
input I0;
input I1;
parameter INIT = 4'b0;
LUT2 d(O, I0, I1);
defparam d.INIT = INIT;
assign LO=O;
endmodule
module LUT2_L(LO, I0, I1); // synthesis xc_map=lut syn_black_box
output LO;
input I0;
input I1;
parameter INIT = 4'b0;
assign LO = I1 ? (I0 ? INIT[3] : INIT[2]) : (I0 ? INIT[1] : INIT[0]);
endmodule
module LUT3(O, I0, I1, I2); // synthesis xc_map=lut syn_black_box
output O;
input I0;
input I1;
input I2;
parameter INIT = 8'b0;
assign O = I2 ?
     (I1 ? (I0 ? INIT[7] : INIT[6]) : (I0 ? INIT[5] : INIT[4])) : 
     (I1 ? (I0 ? INIT[3] : INIT[2]) : (I0 ? INIT[1] : INIT[0]));
endmodule
module LUT3_D(O, LO, I0, I1, I2); 
output O;
output LO;
input I0;
input I1;
input I2;
parameter INIT = 8'b0;
LUT3 d(O, I0, I1, I2);
defparam d.INIT = INIT;
assign LO=O;
endmodule
module LUT3_L(LO, I0, I1, I2); // synthesis xc_map=lut syn_black_box
output LO;
input I0;
input I1;
input I2;
parameter INIT = 8'b0;
assign LO = I2 ?
     (I1 ? (I0 ? INIT[7] : INIT[6]) : (I0 ? INIT[5] : INIT[4])) : 
     (I1 ? (I0 ? INIT[3] : INIT[2]) : (I0 ? INIT[1] : INIT[0]));
endmodule
module LUT4(O, I0, I1, I2, I3); // synthesis xc_map=lut syn_black_box
output O;
input I0;
input I1;
input I2;
input I3;
parameter INIT = 16'b0;
assign O = I3 ?
    (I2 ?
     (I1 ? (I0 ? INIT[15] : INIT[14]) : (I0 ? INIT[13] : INIT[12])) : 
     (I1 ? (I0 ? INIT[11] : INIT[10]) : (I0 ? INIT[9] : INIT[8]))) :
    (I2 ?
     (I1 ? (I0 ? INIT[7] : INIT[6]) : (I0 ? INIT[5] : INIT[4])) : 
     (I1 ? (I0 ? INIT[3] : INIT[2]) : (I0 ? INIT[1] : INIT[0])));
endmodule
module LUT4_D(O, LO, I0, I1, I2, I3); 
output O;
output LO;
input I0;
input I1;
input I2;
input I3;
parameter INIT = 16'b0;
LUT4 d(O, I0, I1, I2, I3);
defparam d.INIT = INIT;
assign LO=O;
endmodule
module LUT4_L(LO, I0, I1, I2, I3); // synthesis xc_map=lut syn_black_box
output LO;
input I0;
input I1;
input I2;
input I3;
parameter INIT = 16'b0;
assign LO = I3 ?
    (I2 ?
     (I1 ? (I0 ? INIT[15] : INIT[14]) : (I0 ? INIT[13] : INIT[12])) : 
     (I1 ? (I0 ? INIT[11] : INIT[10]) : (I0 ? INIT[9] : INIT[8]))) :
    (I2 ?
     (I1 ? (I0 ? INIT[7] : INIT[6]) : (I0 ? INIT[5] : INIT[4])) : 
     (I1 ? (I0 ? INIT[3] : INIT[2]) : (I0 ? INIT[1] : INIT[0])));
endmodule
module MULT_AND(LO, I0, I1); // synthesis syn_black_box
output LO;
input I0;
input I1;
endmodule
module MUXCY(O, CI, DI, S); // synthesis syn_black_box
output O;
input CI;
input DI;
input S;
endmodule
module MUXCY_D(O, LO, CI, DI, S); // synthesis syn_black_box
output O;
output LO;
input CI;
input DI;
input S;
endmodule
module MUXCY_L(LO, CI, DI, S); // synthesis syn_black_box
output LO;
input CI;
input DI;
input S;
endmodule
module MUXF5(O, I0, I1, S); // synthesis syn_black_box
output O;
input I0;
input I1;
input S;
endmodule
module MUXF5_D(O, LO, I0, I1, S); // synthesis syn_black_box
output O;
output LO;
input I0;
input I1;
input S;
endmodule
module MUXF5_L(LO, I0, I1, S); // synthesis syn_black_box
output LO;
input I0;
input I1;
input S;
endmodule
module MUXF6(O, I0, I1, S); // synthesis syn_black_box
output O;
input I0;
input I1;
input S;
endmodule
module MUXF6_D(O, LO, I0, I1, S); // synthesis syn_black_box
output O;
output LO;
input I0;
input I1;
input S;
endmodule
module MUXF6_L(LO, I0, I1, S); // synthesis syn_black_box
output LO;
input I0;
input I1;
input S;
endmodule
module OBUF(O, I); // synthesis syn_black_box
parameter IOSTANDARD="default";
parameter SLEW = "SLOW";
parameter DRIVE = 12;
output O;
input I;
endmodule
module OBUFT(O, I, T); // synthesis syn_black_box
parameter IOSTANDARD="default";
parameter SLEW = "SLOW";
parameter DRIVE = 12;
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_AGP(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_CTT(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_F_12(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_F_16(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_F_2(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_F_24(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_F_4(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_F_6(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_F_8(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_GTL(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_GTLP(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_HSTL_I(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_HSTL_III(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_HSTL_IV(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_LVCMOS18(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_LVCMOS2(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_LVDS(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_LVPECL(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_PCI33_3(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_PCI66_3(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_SSTL2_I(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_SSTL2_II(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_SSTL3_I(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_SSTL3_II(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_S_12(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_S_16(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_S_2(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_S_24(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_S_4(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_S_6(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUFT_S_8(O, I, T); // synthesis syn_black_box
output O /* synthesis syn_tristate=1 */;
input I;
input T;
endmodule
module OBUF_AGP(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_CTT(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_F_12(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_F_16(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_F_2(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_F_24(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_F_4(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_F_6(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_F_8(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_GTL(O, I); // synthesis syn_black_box
output O;
input I;
endmodule
module OBUF_GTLP(O, I); // synthesis syn_black_box
💿 文件大小 993 K
👤 上传用户 baorong216
📂 所属分类嵌入式/单片机编程
🏷️ 相关标签

#Xilinx #Ise #源代码
⌨️ 快捷键说明

复制代码 Ctrl + C
搜索代码 Ctrl + F
全屏模式 F11
切换主题 Ctrl + Shift + D
显示快捷键 ?
增大字号 Ctrl + =
减小字号 Ctrl + -