📄 ram_single_port_128x8.tlg
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Selecting top level module ram_single_port_128x8
Synthesizing module ram_single_port_128x8
@N: CL134 :"D:\CD\hdl_example_v2_synplify\spro_703\verilog\ram\default\ram_single_port_128x8.v":60:11:60:19|Found RAM mem, depth=128, width=8
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