counter.v

来自「Xinx ISE 官方源代码盘第二章」· Verilog 代码 · 共 19 行

 
module counter(Clk,Reset_,CntOut);
    input  [0:0] Clk;
    input  [0:0] Reset_;
    output [3:0] CntOut;



reg    [3:0] CntOut;  


always @(posedge Clk or negedge Reset_)
if (!Reset_)
   CntOut<=0;
else
   CntOut<=CntOut+1;

endmodule