mode7cnt.vf

Xinx ISE 官方源代码盘第二章

// Verilog model created from mode7cnt.sch - Tue Oct 12 22:27:15 2004

`timescale 1ns / 1ps

module mode7cnt(clk, Q);

    input clk;
   output [2:0] Q;
   
   wire D0;
   wire D1;
   wire D2;
   wire Q0o;
   wire Q1o;
   wire Q2o;
   
   fdq XLXI_14 (.clk(clk), .Din(D0), .Q(Q[0]), .Qo(Q0o));
   fdq XLXI_15 (.clk(clk), .Din(D1), .Q(Q[1]), .Qo(Q1o));
   fdq XLXI_16 (.clk(clk), .Din(D2), .Q(Q[2]), .Qo(Q2o));
   and4or2 XLXI_18 (.in1(Q0o), .in2(Q2o), .in3(Q0o), .in4(Q1o), .out_t(D0));
   and4or2 XLXI_19 (.in1(Q[0]), .in2(Q[1]), .in3(Q[2]), .in4(Q1o), .out_t(D2));
   and5or2 XLXI_20 (.in1(Q[0]), .in2(Q1o), .in3(Q[1]), .in4(Q2o), .in5(Q0o),
         .out_t(D1));
endmodule