📄 xx.txt
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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
--将CS电平截成一个上升沿的CS
--使用条件:CLK时钟的工作频率远高于拿此当上升沿的工作时钟的频率
entity XX is
Port (CLK,CS:IN STD_LOGIC;
OUTPUT: OUT STD_LOGIC );
end XX;
architecture Behavioral of XX is
SIGNAL TEMP1,TEMP2:STD_LOGIC;
begin
process(clk,CS) is
begin
if clk'event and clk='1' then
temp1<=cs;
temp2<=temp1;
end if;
end process;
PROCESS(TEMP1,TEMP2) IS
BEGIN
IF TEMP1='1' AND TEMP2='0' THEN OUTPUT<='1';
else output<='0';
END IF;
END PROCESS;
end Behavioral;
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