counter67.vhd

来自「大家一定要看 哦 程序在与多看多练 我找了好久才找到呢」· VHDL 代码 · 共 28 行

library ieee;
use ieee.std_logic_1164.all;   --库定义                                 
--*************************
ENTITY counter67 IS
PORT(
 clr : IN	bit;
 in_count	: IN	integer range 0 to 9;
out_count	: out	integer range 0 to 9);
END counter67 ;                             --端口定义     
--************************************
ARCHITECTURE example OF counter67  IS
BEGIN
process(in_count,clr)    --进程定义，若干信号量                 
begin
  if(clr='1' or in_count=9)then    --启动进程     
    out_count<=0;
     else
    out_count<=in_count+1; 
      end if;
    end process;
 end example;