📄 trafic.tan.rpt
字号:
+---------------------------------------------------------------------------+
; tco ;
+-------+--------------+------------+---------------+----------+------------+
; Slack ; Required tco ; Actual tco ; From ; To ; From Clock ;
+-------+--------------+------------+---------------+----------+------------+
; N/A ; None ; 13.389 ns ; GF~reg0 ; GF ; CLK ;
; N/A ; None ; 13.251 ns ; YF~reg0 ; YF ; CLK ;
; N/A ; None ; 12.392 ns ; OUT_L[0]~reg0 ; OUT_L[0] ; CLK ;
; N/A ; None ; 12.320 ns ; OUT_H[1]~reg0 ; OUT_H[1] ; CLK ;
; N/A ; None ; 12.308 ns ; OUT_H[0]~reg0 ; OUT_H[0] ; CLK ;
; N/A ; None ; 12.202 ns ; RM~reg0 ; RM ; CLK ;
; N/A ; None ; 12.157 ns ; OUT_L[3]~reg0 ; OUT_L[3] ; CLK ;
; N/A ; None ; 12.139 ns ; OUT_L[1]~reg0 ; OUT_L[1] ; CLK ;
; N/A ; None ; 12.115 ns ; OUT_L[2]~reg0 ; OUT_L[2] ; CLK ;
; N/A ; None ; 11.745 ns ; YM~reg0 ; YM ; CLK ;
; N/A ; None ; 11.613 ns ; RM~reg0 ; RF ; CLK ;
; N/A ; None ; 10.906 ns ; GM~reg0 ; GM ; CLK ;
+-------+--------------+------------+---------------+----------+------------+
+-------------------------------------------------------------------------------+
; th ;
+---------------+-------------+-----------+----------+---------------+----------+
; Minimum Slack ; Required th ; Actual th ; From ; To ; To Clock ;
+---------------+-------------+-----------+----------+---------------+----------+
; N/A ; None ; -1.613 ns ; SIGNAL_F ; CUR_STATE.b ; CLK ;
; N/A ; None ; -1.625 ns ; SIGNAL_F ; CUR_STATE.d ; CLK ;
; N/A ; None ; -1.717 ns ; SIGNAL_F ; CUR_STATE.c ; CLK ;
; N/A ; None ; -1.848 ns ; SIGNAL_F ; CUR_STATE.a ; CLK ;
; N/A ; None ; -2.102 ns ; SIGNAL_F ; OUT_L[0]~reg0 ; CLK ;
; N/A ; None ; -2.176 ns ; SIGNAL_F ; \COUNT:EN ; CLK ;
; N/A ; None ; -2.225 ns ; SIGNAL_M ; CUR_STATE.c ; CLK ;
; N/A ; None ; -2.266 ns ; SIGNAL_M ; CUR_STATE.b ; CLK ;
; N/A ; None ; -2.277 ns ; SIGNAL_M ; CUR_STATE.d ; CLK ;
; N/A ; None ; -2.319 ns ; SIGNAL_F ; \COUNT:CLR ; CLK ;
; N/A ; None ; -2.501 ns ; SIGNAL_M ; CUR_STATE.a ; CLK ;
; N/A ; None ; -2.551 ns ; SIGNAL_F ; OUT_L[1]~reg0 ; CLK ;
; N/A ; None ; -2.556 ns ; SIGNAL_F ; OUT_L[3]~reg0 ; CLK ;
; N/A ; None ; -2.639 ns ; SIGNAL_M ; \COUNT:EN ; CLK ;
; N/A ; None ; -2.709 ns ; SIGNAL_F ; \COUNT:S[0] ; CLK ;
; N/A ; None ; -2.711 ns ; SIGNAL_F ; \COUNT:S[3] ; CLK ;
; N/A ; None ; -2.715 ns ; SIGNAL_F ; OUT_L[2]~reg0 ; CLK ;
; N/A ; None ; -2.755 ns ; SIGNAL_M ; OUT_L[0]~reg0 ; CLK ;
; N/A ; None ; -2.971 ns ; SIGNAL_M ; \COUNT:CLR ; CLK ;
; N/A ; None ; -3.060 ns ; SIGNAL_M ; OUT_L[1]~reg0 ; CLK ;
; N/A ; None ; -3.065 ns ; SIGNAL_M ; OUT_L[3]~reg0 ; CLK ;
; N/A ; None ; -3.125 ns ; SIGNAL_F ; OUT_H[1]~reg0 ; CLK ;
; N/A ; None ; -3.130 ns ; SIGNAL_F ; OUT_H[0]~reg0 ; CLK ;
; N/A ; None ; -3.224 ns ; SIGNAL_M ; OUT_L[2]~reg0 ; CLK ;
; N/A ; None ; -3.289 ns ; SIGNAL_M ; OUT_H[1]~reg0 ; CLK ;
; N/A ; None ; -3.294 ns ; SIGNAL_M ; OUT_H[0]~reg0 ; CLK ;
; N/A ; None ; -3.362 ns ; SIGNAL_M ; \COUNT:S[0] ; CLK ;
; N/A ; None ; -3.364 ns ; SIGNAL_M ; \COUNT:S[3] ; CLK ;
; N/A ; None ; -3.468 ns ; SIGNAL_F ; \COUNT:S[2] ; CLK ;
; N/A ; None ; -3.639 ns ; SIGNAL_F ; \COUNT:S[1] ; CLK ;
; N/A ; None ; -4.029 ns ; SIGNAL_M ; \COUNT:S[2] ; CLK ;
; N/A ; None ; -4.292 ns ; SIGNAL_M ; \COUNT:S[1] ; CLK ;
; N/A ; None ; -4.743 ns ; SIGNAL_F ; \COUNT:S[4] ; CLK ;
; N/A ; None ; -5.396 ns ; SIGNAL_M ; \COUNT:S[4] ; CLK ;
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+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 5.0 Build 148 04/26/2005 SJ Full Version
Info: Processing started: Wed Dec 14 15:58:00 2005
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off TRAFIC -c TRAFIC --timing_analysis_only
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "CLK" is an undefined clock
Warning: Found 1 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
Info: Detected ripple clock "DIV_CLK" as buffer
Info: Clock "CLK" has Internal fmax of 161.24 MHz between source register "CUR_STATE.c" and destination register "\COUNT:CLR" (period= 6.202 ns)
Info: + Longest register to register delay is 5.941 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X17_Y11_N3; Fanout = 9; REG Node = 'CUR_STATE.c'
Info: 2: + IC(1.186 ns) + CELL(0.292 ns) = 1.478 ns; Loc. = LC_X20_Y11_N5; Fanout = 2; COMB Node = 'S~583'
Info: 3: + IC(0.418 ns) + CELL(0.442 ns) = 2.338 ns; Loc. = LC_X20_Y11_N8; Fanout = 2; COMB Node = 'reduce_nor~271'
Info: 4: + IC(0.736 ns) + CELL(0.590 ns) = 3.664 ns; Loc. = LC_X19_Y11_N9; Fanout = 2; COMB Node = 'reduce_nor~2'
Info: 5:
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