mod_copy1.v

来自「设计与验证verilog hdl」· Verilog 代码 · 共 8 行

8 行

module mod_copy1 (sel, a, b, c, d, data_out);
input sel, a, b, c, d;
output data_out;

assign data_out= (sel)? (a+b) : (c+d) ;

endmodule

mod_copy1.v - 源码说明

本页面展示了「设计与验证verilog hdl」中的 mod_copy1.v 源码文件，采用 Verilog 编程语言编写，共 8 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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