filesysleaf.v

来自「openaccess与verilog互相转化时所用的源代码」· Verilog 代码 · 共 6 行

V
6 行
字号 
// This file defines the leaf cells for the FileSys test.module INVX1 (input A, output Y);endmodule

filesysleaf.v - 源码说明

本页面展示了「openaccess与verilog互相转化时所用的源代码」中的 filesysleaf.v 源码文件，采用 Verilog 编程语言编写，共 6 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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