module_decls.v

来自「openaccess与verilog互相转化时所用的源代码」· Verilog 代码 · 共 38 行

module foo;
endmodule

module foo2;
   wire a;
endmodule

module foo3 (a);
   input a;
endmodule

module foo4 #(parameter a = 0);   
endmodule 

module foo5 #(parameter a = 0);   
   wire b;
endmodule 

module foo6 #(parameter a = 0) (b);   
   input b;
endmodule 


module foo7(input a);
endmodule

module foo8(input a);
   wire b;
endmodule

module foo9 #(parameter a = 0) (input b);   
endmodule 

module foo10 #(parameter a = 0) (input b);   
   wire c;
endmodule