lef_overwrite.lef.ref

openaccess读def,lef文件所用的源代码

  PROPERTY ndrrp 6.7 ;
  PROPERTY ndrip 1 ;
END RULE1
SITE COVER
  CLASS PAD ;
  SIZE 10 BY 10 ;
END COVER

SITE IO
  CLASS PAD ;
  SIZE 80 BY 560 ;
END IO

SITE CORE
  CLASS CORE ;
  SIZE 0.7 BY 8.4 ;
END CORE

SITE CORE1
  CLASS CORE ;
  SYMMETRY X ;
  SIZE 67.2 BY 6 ;
END CORE1

SITE MRCORE
  CLASS CORE ;
  SYMMETRY Y ;
  SIZE 3.6 BY 28.8 ;
END MRCORE

SITE IOWIRED
  CLASS PAD ;
  SIZE 57.6 BY 432 ;
END IOWIRED

SITE IMAGE
  CLASS CORE ;
  SIZE 1 BY 1 ;
END IMAGE

SITE TSTSYM
  CLASS CORE ;
  SYMMETRY X Y R90 ;
  SIZE 3.6 BY 28.8 ;
END TSTSYM

MACRO INV
  CLASS CORE ;
  ORIGIN 0 0 ;
  FOREIGN INV 0 0 ;
  SIZE 67.2 BY 24 ;
  SYMMETRY X Y R90 ;
  SITE CORE1 ;
  PIN Z
    DIRECTION OUTPUT ;
    USE SIGNAL ;
    PORT
      LAYER M1 ;
        RECT 0 3 9.9 6 ;
    END
  END Z
  PIN A
    DIRECTION INPUT ;
    USE SIGNAL ;
    PORT
      LAYER M1 ;
        RECT 10 10 12 12 ;
    END
  END A
  OBS
    LAYER RX ;
      POLYGON 9.972 0.092 13.908 3.372 12.628 4.908 8.692 1.628 ;
    LAYER PC SPACING 1.2 ;
      RECT 0.975 0.975 1.025 1.025 ;
      RECT 1.475 0.975 1.525 1.025 ;
      RECT 0.975 1.475 1.025 1.525 ;
      RECT 1.475 1.475 1.525 1.525 ;
    LAYER M1 DESIGNRULEWIDTH 0.8 ;
      RECT 24.1 1.5 43.5 16.5 ;
  END
END INV

MACRO INV_C
  CLASS RING ;
  ORIGIN 0 0 ;
  FOREIGN INV_C 0 0 ;
  SIZE 10.8 BY 28.8 ;
  SYMMETRY X Y R90 ;
  SITE CORE ;
  PIN Z
    DIRECTION OUTPUT ;
    USE SIGNAL ;
    PORT
      LAYER M1 ;
        RECT 0.9 3.9 10.8 6.9 ;
    END
  END Z
  PIN A
    DIRECTION INPUT ;
    USE SIGNAL ;
    PORT
      LAYER M1 ;
        RECT 10.9 10.9 12.9 12.9 ;
    END
  END A
  OBS
    LAYER M1 SPACING 5 ;
      RECT 7.5 0.3 10.5 1.5 ;
      RECT 5.7 12.9 10.5 14.1 ;
    LAYER RX ;
      RECT 12.4 12.4 13.8 13.8 ;
    LAYER CUT12 ;
      RECT 12.85 12.85 13.35 13.35 ;
    LAYER PC ;
      RECT 12.5 12.5 13.7 13.7 ;
      RECT 0.8 0.8 2 2 ;
    LAYER CA ;
      RECT 1.15 1.15 1.65 1.65 ;
    LAYER M1 ;
      RECT 0.8 0.8 2 2 ;
    LAYER PC ;
      RECT 3.8 0.8 5 2 ;
    LAYER CA ;
      RECT 4.15 1.15 4.65 1.65 ;
    LAYER M1 ;
      RECT 3.8 0.8 5 2 ;
    LAYER PC ;
      RECT 0.8 3.8 2 5 ;
    LAYER CA ;
      RECT 1.15 4.15 1.65 4.65 ;
    LAYER M1 ;
      RECT 0.8 3.8 2 5 ;
    LAYER PC ;
      RECT 3.8 3.8 5 5 ;
    LAYER CA ;
      RECT 4.15 4.15 4.65 4.65 ;
    LAYER M1 ;
      RECT 3.8 3.8 5 5 ;
  END
END INV_C

MACRO CHK3A
  CLASS CORE ;
  ORIGIN 0 0 ;
  FOREIGN CHK3A 0 0 ;
  SIZE 100 BY 100 ;
  PIN GND
    DIRECTION INOUT ;
    USE GROUND ;
    SHAPE ABUTMENT ;
    PORT
      CLASS CORE ;
      LAYER M1 SPACING 0.05 ;
        RECT -0.9 3 9.9 6 ;
      VIA 100 300 M1_M2 ;
    END
    PROPERTY strprop "special" ;
    PROPERTY realrangeprop 3.4 ;
    PROPERTY intrangeprop 2 ;
    PROPERTY realprop 24.25 ;
    PROPERTY intprop 23 ;
  END GND
  PIN VDD
    DIRECTION INOUT ;
    USE POWER ;
    SHAPE ABUTMENT ;
    PORT
      LAYER M1 ;
        RECT -0.9 21 9.9 24 ;
        RECT -0.9 22 9.9 25 ;
      VIA 100 300 M1_M2 ;
      VIA 100 302 M1_M2 ;
    END
  END VDD
  PIN PA3
    DIRECTION INPUT ;
    USE SIGNAL ;
    ANTENNAPARTIALMETALAREA 4 LAYER M1 ;
    ANTENNAPARTIALMETALAREA 2 ;
    ANTENNAPARTIALMETALSIDEAREA 5 LAYER M1 ;
    ANTENNAPARTIALMETALSIDEAREA 5 ;
    ANTENNAPARTIALCUTAREA 1 ;
    ANTENNAPARTIALCUTAREA 2 LAYER M1 ;
    ANTENNADIFFAREA 1 LAYER M1 ;
    ANTENNADIFFAREA 1 ;
    ANTENNAMODEL OXIDE1 ;
      ANTENNAGATEAREA 2 ;
      ANTENNAGATEAREA 3 LAYER M1 ;
      ANTENNAMAXAREACAR 1 LAYER M1 ;
      ANTENNAMAXSIDEAREACAR 1 LAYER M1 ;
      ANTENNAMAXCUTCAR 1 LAYER M1 ;
    PORT
      LAYER PC ;
        RECT -0.45 24.75 0.45 25.65 ;
    END
    PORT
      LAYER PC ;
        RECT -0.45 12.15 0.45 13.05 ;
    END
    PORT
      LAYER M1 SPACING 0.02 ;
        RECT 1.35 -0.45 2.25 0.45 ;
        RECT -0.45 -0.45 0.45 0.45 ;
    END
  END PA3
  PIN PA0
    MUSTJOIN PA3 ;
    DIRECTION INPUT ;
    USE SIGNAL ;
    PORT
      LAYER PC ;
        RECT 8.55 24.75 9.45 25.65 ;
    END
    PORT
      LAYER M1 ;
        RECT 8.55 8.55 9.45 9.45 ;
        RECT 6.75 6.75 7.65 7.65 ;
    END
  END PA0
  PIN PA2
    DIRECTION FEEDTHRU ;
    USE CLOCK ;
    SHAPE FEEDTHRU ;
    PORT
      LAYER M1 ;
        PATH 8.55 12.15 9.45 13.05 ;
    END
    PORT
      LAYER M1 ;
        RECT 15 35 65 60 ;
    END
  END PA2
  PIN PA10
    DIRECTION OUTPUT ;
    USE SIGNAL ;
    PORT
      LAYER M1 ;
        PATH 5.55 12.15 10.45 13.05 ;
        PATH 5.55 14.15 10.45 15.05 ;
    END
    PORT
      LAYER M1 ;
        RECT 20 35 70 60 ;
        RECT 20 40 70 65 ;
    END
  END PA10
  PIN PA1
    DIRECTION OUTPUT TRISTATE ;
    USE ANALOG ;
    SHAPE RING ;
    PORT
      LAYER M1 ;
        RECT 8.55 -0.45 9.45 0.45 ;
        RECT 6.75 -0.45 7.65 0.45 ;
    END
  END PA1
  PIN NODIR
    DIRECTION INPUT ;
    USE SIGNAL ;
    PORT
      LAYER M1 ;
        RECT 6.75 -0.45 7.65 0.45 ;
    END
  END NODIR
  PROPERTY stringprop "first" ;
  PROPERTY intrangeprop 2 ;
  PROPERTY WEIGHT 30.31 ;
  PROPERTY realprop 1.1 ;
  PROPERTY integerprop 1 ;
END CHK3A

MACRO BADSITESYNTAX
  CLASS CORE SPACER ;
  ORIGIN 0 0 ;
  FOREIGN BADSITESYNTAX 0 0 ;
  SIZE 18 BY 28.8 ;
  SITE CORE 34 54 N ;
  SITE CORE 34 55 N ;
  SITE CORE 34 56 N ;
  SITE CORE 35 57 N ;
  SITE CORE 35 58 N ;
  SITE CORE 35 59 N ;
  SITE CORE 36 60 N ;
  SITE CORE 36 61 N ;
  SITE CORE 36 62 N ;
  SITE CORE 37 63 N ;
  SITE CORE 37 64 N ;
  SITE CORE 37 65 N ;
  SITE CORE 38 66 N ;
  SITE CORE 38 67 N ;
  SITE CORE 38 68 N ;
  SITE CORE 39 69 N ;
  SITE CORE 39 70 N ;
  SITE CORE 39 71 N ;
  SITE CORE 40 72 N ;
  SITE CORE 40 73 N ;
  SITE CORE 40 74 N ;
  SITE CORE 41 75 N ;
  SITE CORE 41 76 N ;
  SITE CORE 41 77 N ;
  SITE CORE 42 78 N ;
  SITE CORE 42 79 N ;
  SITE CORE 42 80 N ;
  SITE CORE 43 81 N ;
  SITE CORE 43 82 N ;
  SITE CORE 43 83 N ;
  SITE CORE 44 84 N ;
  SITE CORE 44 85 N ;
  SITE CORE 44 86 N ;
  SITE CORE 45 87 N ;
  SITE CORE 45 88 N ;
  SITE CORE 45 89 N ;
  SITE CORE 46 90 N ;
  SITE CORE 46 91 N ;
  SITE CORE 46 92 N ;
  SITE CORE 47 93 N ;
  SITE CORE 47 94 N ;
  SITE CORE 47 95 N ;
  SITE CORE 48 96 N ;
  SITE CORE 48 97 N ;
  SITE CORE 48 98 N ;
  SITE CORE 49 99 N ;
  SITE CORE 49 100 N ;
  SITE CORE 49 101 N ;
  SITE CORE 50 102 N ;
  SITE CORE 50 103 N ;
  SITE CORE 50 104 N ;
  SITE CORE 51 105 N ;
  SITE CORE 51 106 N ;
  SITE CORE 51 107 N ;
  SITE CORE 52 108 N ;
  SITE CORE 52 109 N ;
  SITE CORE 52 110 N ;
  SITE CORE 53 111 N ;
  SITE CORE 53 112 N ;
  SITE CORE 53 113 N ;
  SITE CORE 54 114 N ;
  SITE CORE 54 115 N ;
  SITE CORE 54 116 N ;
  SITE CORE 55 117 N ;
  SITE CORE 55 118 N ;
  SITE CORE 55 119 N ;
  SITE CORE 56 120 N ;
  SITE CORE 56 121 N ;
  SITE CORE 56 122 N ;
  SITE CORE 57 123 N ;
  SITE CORE 57 124 N ;
  SITE CORE 57 125 N ;
  SITE CORE 58 126 N ;
  SITE CORE 58 127 N ;
  SITE CORE 58 128 N ;
  SITE CORE 59 129 N ;
  SITE CORE 59 130 N ;
  SITE CORE 59 131 N ;
  SITE CORE 60 132 N ;
  SITE CORE 60 133 N ;
  SITE CORE 60 134 N ;
  SITE CORE 61 135 N ;
  SITE CORE 61 136 N ;
  SITE CORE 61 137 N ;
  SITE CORE 62 138 N ;
  SITE CORE 62 139 N ;
  SITE CORE 62 140 N ;
  SITE CORE 63 141 N ;
  SITE CORE 63 142 N ;
  SITE CORE 63 143 N ;
  PIN I1
    DIRECTION INPUT ;
    USE SIGNAL ;
    PORT
      LAYER M1 ;
        RECT 0.9 3.9 10.8 6.9 ;
    END
  END I1
  PIN O1
    DIRECTION OUTPUT ;
    USE SIGNAL ;
    PORT
      LAYER M1 ;
        RECT 10.9 10.9 12.9 12.9 ;
    END
  END O1
END BADSITESYNTAX

MACRO RECTILINEAR
  CLASS CORE ;
  ORIGIN 0 0 ;
  FOREIGN RECTILINEAR 0 0 ;
  SIZE 1000 BY 1000 ;
  PIN Z
    DIRECTION OUTPUT ;
    USE SIGNAL ;
    PORT
      LAYER M1 ;
        RECT 0 3 9.9 6 ;
    END
  END Z
  PIN A
    DIRECTION INPUT ;
    USE SIGNAL ;
    PORT
      LAYER M1 ;
        RECT 10 10 12 12 ;
    END
  END A
  OBS
    LAYER OVERLAP ;
      POLYGON  0 1000  500 1000  500 500  1000 500  1000 0  0 0 ;
  END
END RECTILINEAR

MACRO INV_B
  CLASS CORE ;
  ORIGIN 0 0 ;
  FOREIGN INV_B 0 0 ;
  EEQ INV ;
  SIZE 67.2 BY 24 ;
  SITE CORE1 ;
  PIN Z
    DIRECTION OUTPUT ;
    USE SIGNAL ;
    PORT
      LAYER M1 ;
        RECT 0 3 9.9 6 ;
    END
  END Z
  PIN A
    DIRECTION INPUT ;
    USE SIGNAL ;
    PORT
      LAYER M1 ;
        RECT 10 10 12 12 ;
    END
  END A
  OBS
    LAYER RX ;
      RECT 0.2 0.2 0.4 0.4 ;
      RECT 1.2 0.2 1.4 0.4 ;
      RECT 0.2 1.2 0.4 1.4 ;
      RECT 1.2 1.2 1.4 1.4 ;
    LAYER PC ;
      RECT 10.2 10.2 15.2 15.2 ;
    LAYER M1 ;
      RECT 5.2 4 6 5.2 ;
      RECT 6.2 4 7 5.2 ;
      RECT 5.2 5 6 6.2 ;
      RECT 6.2 5 7 6.2 ;
  END
END INV_B

END LIBRARY