entries.extra.old

来自「一个嵌入式RISC CPU 的Verilog 设计源码」· OLD 代码 · 共 6 行

OLD
6 行
字号 
/SOC_Design.pdf////
D/Machine_Language////
D/Test_Bench_Verilog////
D/Verilog////
D/embedded_risc////

entries.extra.old - 源码说明

本页面展示了「一个嵌入式RISC CPU 的Verilog 设计源码」中的 entries.extra.old 源码文件，采用 OLD 编程语言编写，共 6 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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