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Verilog HDL硬件描述语言的教程

xor (Bar, Bud[0],Bud[1], Bud[2]),<br />
(Car, Cut[0], Cut[1]),<br />
(Sar, Sut[2], Sut[1], Sut[0], Sut[3]);<br />
<br />
　　第一个门实例语句是单元名为A1、输出为Out1、并带有两个输入In1和In2的两输入与门。第二个门实例语句是四输入与门，单元名为RBX，输出为Sty，4个输入为Rib、Bro、Qit和Fix。第三个门实例语句是异或门的具体实例，没有单元名。它的输出是Bar，三个输入分别为Bud[0]、Bud[1]和Bud[2]。同时，这一个实例语句中还有两个相同类型的单元。<br />
<br />
5.3 多输出门<br />
<br />
　　多输出门有:<br />
<br />
buf not<br />
<br />
　　这些门都只有单个输入，一个或多个输出。这些门的实例语句的基本语法如下:<br />
<br />
multiple_output_gate_type<br />
[instance_name] (Out1, Out2, . . . OutN ,InputA);<br />
最后的端口是输入端口，其余的所有端口为输出端口。<br />
　　例如:<br />
<br />
buf B1 （Fan [0]，Fan [1]，Fan [2]，Fan [3]，Clk）;<br />
not N1 （PhA，PhB，Ready）;<br />
<br />
在第一个门实例语句中，Clk是缓冲门的输入。门B1有4个输出：Fan[0]到Fan[3]。在第二个门实例语句中，Ready是非门的唯一输入端口。门N1有两个输出：PhA和PhB。<br />
<br />
5.4 三态门<br />
<br />
　　三态门有:<br />
<br />
bufif0 bufif1 notif0 notif1<br />
<br />
这些门用于对三态驱动器建模。这些门有一个输出、一个数据输入和一个控制输入。三态门实例语句的基本语法如下：<br />
<br />
tristate_gate[instance_name] (OutputA, InputB,ControlC);<br />
<br />
　　第一个端口OutputA是输出端口，第二个端口InputB是数据输入，ControlC是控制输入。根据控制输入，输出可被驱动到高阻状态，即值z。对于bufif0，若通过控制输入为1，则输出为z；否则数据被传输至输出端。对于bufif1，若控制输入为0，则输出为z。对于notif0，如果控制输出为1，那么输出为z；否则输入数据值的非传输到输出端。对于notif1，若控制输入为0；则输出为z。<br />
　　例如:<br />
<br />
bufif1 BF1 （Dbus，MemData，Strobe）；<br />
notif0 NT2 (Addr, Abus, Probe);<br />
当Strobe为0时，bufif1门BF1驱动输出Dbus为高阻；否则MemData被传输至Dbus。在第2个实例语句中，当Probe为1时，Addr为高阻；否则Abus的非传输到Addr。<br />
<br />
5.5 上拉、下拉电阻<br />
<br />
　　上拉、下拉电阻有：<br />
<br />
pullup pulldown<br />
<br />
　　这类门设备没有输入只有输出。上拉电阻将输出置为1。下拉电阻将输出置为0。门实例语句形式如下：<br />
<br />
pull_gate[instance_name] (OutputA);<br />
门实例的端口表只包含1个输出。例如：<br />
pullup PUP (Pwr);<br />
此上拉电阻实例名为PUP，输出Pwr置为高电平1。<br />
<br />
5.6 MOS开关<br />
<br />
　　MOS开关有：<br />
<br />
cmos pmos nmos rcmos rpmos rnmos<br />
<br />
　　这类门用来为单向开关建模。即数据从输入流向输出，并且可以通过设置合适的控制输入关闭数据流。<br />
pmos(p类型MOS管)、nmos(n类型MOS管)，rnmos(r代表电阻)和rpmos开关有一个输出、一个输入和一个控制输入。实例的基本语法如下：<br />
<br />
gate_type[instance_name] (OutputA, InputB, ControlC);<br />
第一个端口为输出，第二个端口是输入，第三个端口是控制输入端。如果nmos和rnmos开关的控制输入为0，pmos和rpmos开关的控制为1，那么开关关闭，即输出为z；如果控制是1，输入数据传输至输出；如图5-5所示。与nmos和pmos相比，rnmos和rpmos在输入引线和输出引线之间存在高阻抗(电阻)。因此当数据从输入传输至输出时，对于rpmos和rmos，存在数据信号强度衰减。信号强度将在第10章进行讲解。<br />
　　例如：<br />
<br />
pmos P1 (BigBus, SmallBus, GateControl);<br />
rnmos RN1 (ControlBit, ReadyBit, Hold);<br />
<br />
　　第一个实例为一个实例名为P1 的pmos开关。开关的输入为SmallBus，输出为BigBus，控制信号为GateControl。<br />
　　这两个开关实例语句的语法形式如下：<br />
<br />
(r)cmos [instance_name]<br />
(OutputA, InputB, Ncontrol, PControl);<br />
第一个端口为输出端口，第二个端口为输入端口，第三个端口为n通道控制输入，第四个端口为是P通道控制输入。cmos(rcmos)开关行为与带有公共输入、输出的pmos（rpmos）和nmos(rnmos)开关组合十分相似。<br />
<br />
5.7 双向开关<br />
<br />
　　双向开关有：<br />
<br />
tran rtran tranif0 rtranif0 tranif1 rtranif1<br />
<br />
这些开关是双向的，即数据可以双向流动，并且当数据在开关中传播时没有延时。后4个开关能够通过设置合适的控制信号来关闭。tran和rtran开关不能被关闭。<br />
　　tran或rtran(tran 的高阻态版本)开关实例语句的语法如下：<br />
<br />
(r)tran [instance_name] (SignalA, SignalB );<br />
<br />
端口表只有两个端口，并且无条件地双向流动，即从SignalA向SignalB，反之亦然。<br />
　　其它双向开关的实例语句的语法如下：<br />
<br />
gate_type[instance_name] (SignalA, SignalB, ControlC);<br />
<br />
前两个端口是双向端口，即数据从SignalA流向SignalB，反之亦然。第三个端口是控制信号。如果对tranif0和tranif0，ControlC是1；对tranif1和rtranif1，Controlc是0；那么禁止双向数据流动。对于rtran、rtranif0和rtranif1，当信号通过开关传输时，信号强度减弱。<br />
<br />
5.8 门时延<br />
<br />
　　可以使用门时延定义门从任何输入到其输出的信号传输时延。门时延可以在门自身实例语句中定义。带有时延定义的门实例语句的语法如下：<br />
<br />
gate_type [delay][instance_name](terminal_list);<br />
<br />
时延规定了门时延，即从门的任意输入到输出的传输时延。当没有强调门时延时，缺省的时延值为0。<br />
　　门时延由三类时延值组成：<br />
　　1) 上升时延<br />
　　2) 下降时延<br />
　　3) 截止时延<br />
　　门时延定义可以包含0个、1个、2个或3个时延值。下表为不同个数时延值说明条件下，各种具体的时延取值情形。<br />
<br />
无时延 1个时延(d) 2个时延(d1, d2) 3个时延 (dA, dB, dC)<br />
上升 0 d d1 dA<br />
下降 0 d d2 dB<br />
to_x 0 d min① (d1, d2) min (dA, dB, dC)<br />
截止 0 d min (d1, d2) dC<br />
① min 是minimum 的缩写词。<br />
　　注意转换到x的时延(to_x)不但被显式地定义，还可以通过其它定义的值决定。<br />
　　下面是一些具体实例。注意Verilog HDL模型中的所有时延都以单位时间表示。单位时间与实际时间的关联可以通过`timescale编译器指令实现。在下面的实例中,<br />
<br />
not N1 (Qbar, Q);<br />
<br />
因为没有定义时延，门时延为0。下面的门实例中，<br />
<br />
nand #6 (Out, In1, In2);<br />
<br />
所有时延均为6，即上升时延和下降时延都是6。因为输出决不会是高阻态，截止时延不适用于与非门。转换到x的时延也是6。<br />
<br />
and #(3,5) (Out, In1, In2, In3);<br />
<br />
在这个实例中，上升时延被定义为3，下降时延为5，转换到x的时延是3和5中间的最小值，即3。在下面的实例中，<br />
<br />
notif1 #(2,8,6) (Dout, Din1, Din2);<br />
<br />
上升时延为2，下降时延为8，截止时延为6，转换到x的时延是2、8和6中的最小值，即2。<br />
　　对多输入门（例如与门和非门）和多输出门(缓冲门和非门)总共只能够定义2个时延(因为输出决不会是z)。三态门共有3个时延，并且上拉、下拉电阻实例门不能有任何时延。<br />
<br />
min:typ:max时延形式<br />
<br />
门延迟也可采用min:typ:max形式定义。形式如下：<br />
<br />
minimum: typical: maximum<br />
<br />
　　最小值、典型值和最大值必须是常数表达式。下面是在实例中使用这种形式的实例。<br />
<br />
nand #(2:3:4, 5:6:7) (Pout, Pin1, Pin2);<br />
<br />
选择使用哪种时延通常作为模拟运行中的一个选项。例如，如果执行最大时延模拟，与非门单元使用上升时延4和下降时延7。<br />
　　程序块也能够定义门时延。<br />
<br />
5.9 实例数组<br />
<br />
　　当需要重复性的实例时，在实例描述语句中能够有选择地定义范围说明(范围说明也能够在模块实例语句中使用)。这种情况的门描述语句的语法如下：<br />
<br />
gate_type [delay]instance_name [leftbound:rightbound]<br />
(list_of_terminal_names);<br />
leftbound和rightbound值是任意的两个常量表达式。左界不必大于右界，并且左、右界两者都不必限定为0。示例如下。<br />
wire [3:0] Out, InA, InB;<br />
. . .<br />
nand Gang [3:0] (Out, InA, InB);<br />
带有范围说明的实例语句与下述语句等价：<br />
nand<br />
Gang3 (Out[3], InA[3], InB[3]),<br />
Gang2 (Out[2], InA[2], InB[2]),<br />
Gang1 (Out[1], InA[1], InB[1]),<br />
Gang0 (Out[0], InA[0], InB[0]);<br />
注意定义实例数组时，实例名称是不可选的。<br />
<br />
5.10 隐式线网<br />
<br />
　　如果在Verilog HDL模型中一个线网没有被特别说明，那么它被缺省声明为1位线网。但是<br />
<br />
`default_nettype编译指令能够用于取代缺省线网类型。编译指令格式如下：<br />
`default_nettype net_type<br />
例如：<br />
`default_nettype wand<br />
根据此编译指令，所有后续未说明的线网都是wand类型。<br />
`default_nettype编译指令在模块定义外出现，并且在下一个相同编译指令或`resetall编译指令出现前一直有效。<br />
<br />
5.11 简单示例<br />
<br />
　　下面是4-1多路选择电路的门级描述。注意因为实例名是可选的(除用于实例数组情况外)，在门实例语句中没有指定实例名。<br />
<br />
module MUX4x1 (Z,D0,D1,D2,D3,S0,S1);<br />
output Z;<br />
input D0,D1,D2,D3,S0,S1;<br />
<br />
and (T0,D0,S0bar,S1bar),<br />
(T1,D1,S0bar,S1),<br />
(T2,D2,S0,S1bar),<br />
(T3,D3,S0,S1),<br />
<br />
not (S0bar,S0),<br />
(S1bar,S1);<br />
<br />
or (Z,T0,T1,T2,T3,);<br />
endmodule<br />
如果或门实例由下列的实例代替呢?<br />
or Z (Z,T0,T1,T2,T3); //非法的Verilog HDL表达式。<br />
　　注意实例名还是Z，并且连接到实例输出的线网也是Z。这种情况在Verilog HDL中是不允许的。在同一模块中，实例名不能与线网名相同。<br />
<br />
5.12 2-4解码器举例<br />
<br />
　　2-4解码器电路的门级描述如下：<br />
<br />
module DEC2×4 (A,B,Enable,Z);<br />
input A,B,Enable;<br />
output [0:3] Z;<br />
wire Abar, Bbar;<br />
<br />
not # (1,2)<br />
V0 (Abar,A),<br />
V1(Bbar, B);<br />
<br />
nand # (4,3)<br />
N0 (Z[3], Enable, A,B),<br />
N1 (Z[0], Enable, Abar,Bbar),<br />
N2 (Z[1], Enable, Abar,B),<br />
N3 (Z[2], Enable, A,Bbar),<br />
endmodule<br />
<br />
5.13 主从触发器举例<br />
<br />
　　主从D触发器的门级描述如下：<br />
<br />
module MSDFF (D,C,Q,Qbar);<br />
input D,C;<br />
output Q,Qbar;<br />
<br />
not <br />
NT1 (NotD,D),<br />
NT2 (NotC,C),<br />
NT3 (NotY,Y);<br />
<br />
nand<br />
ND1 (D1,D,C),<br />
ND2 (D2,C,NotD),<br />
ND3 (Y,D1,Ybar),<br />
ND4 (Ybar,Y,D2),<br />
ND5 (Y1,Y,NotC),<br />
ND6 (Y2,NotY,NotC),<br />
ND7 (Q,Qbar,Y1),<br />
ND8 (Qbar,Y2,Q);<br />
endmodule<br />
<br />
5.14 奇偶电路<br />
<br />
　　9位奇偶发生器门级模型描述如下：<br />
<br />
module Parity_9_Bit (D, Even,Odd);<br />
input [0:8] D;<br />
output Even, Odd;<br />
xor # (5,4)<br />
XE0 (E0,D[0],D[1]),<br />
XE1 (E1,D[2],D[3]),<br />
XE2 (E2,D[4],D[5]),<br />
XE3 (E3,D[6],D[7]),<br />
XF0 (F0,E0,E1),<br />
XF1 (F1,E2,E3),<br />
XH0 (H0,F0,F1),<br />
XEVEN (Even, D[8], H0);<br />
not #2<br />
XODD (Odd, Even);<br />
endmodule<br />
<br />
习题<br />
<br />
1. 用基本门描述图5-11显示的电路模型。编写一个测试验证程序用于测试电路的输出。使用所有可能的输入值对电路进行测试。<br />
2. 使用基本门描述如图5-12所示的优先编码器电路模型。当所有输入为0时，输出Valid为0，否则输出为1。并且为验证优先编码器的模型行为编写测试验证程序。<br />
 <br />
　　 <br />
<br />&nbsp;</td></tr>
<tr bgcolor="#ffffff"><td valign="top"><table border="0" cellspacing="0" cellpadding="0" align="left"><tr><td></td></tr></table> <table border="0" cellspacing="0" cellpadding="0" align="right"><tr><td> </td></tr></table></td>



</tr>

</table>
</td></tr></table>

<table width="760" cellspacing="0" cellpadding="0" align="center">
<tr bgcolor="#ffffff">
<td colspan="2"></td></tr>
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 &nbsp;</td>
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