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Timing Analyzer report for shift16
Sat Jul 30 19:01:21 2005
Version 5.0 Build 148 04/26/2005 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. Clock Setup: 'clk'
6. tsu
7. tco
8. th
9. Timing Analyzer Messages
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; Legal Notice ;
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; Timing Analyzer Summary ;
+------------------------------+-------+---------------+------------------------------------------------+--------+---------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+------------------------------------------------+--------+---------+------------+----------+--------------+
; Worst-case tsu ; N/A ; None ; 5.759 ns ; pi[6] ; tmp[6] ; ; clk ; 0 ;
; Worst-case tco ; N/A ; None ; 8.100 ns ; tmp[1] ; po[1] ; clk ; ; 0 ;
; Worst-case th ; N/A ; None ; -4.317 ns ; pi[3] ; tmp[3] ; ; clk ; 0 ;
; Clock Setup: 'clk' ; N/A ; None ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; tmp[9] ; tmp[10] ; clk ; clk ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+------------------------------------------------+--------+---------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1C6Q240C8 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-------+------------------------------------------------+---------+---------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+---------+---------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; tmp[9] ; tmp[10] ; clk ; clk ; None ; None ; 1.327 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; tmp[8] ; tmp[9] ; clk ; clk ; None ; None ; 1.274 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; tmp[1] ; tmp[2] ; clk ; clk ; None ; None ; 1.113 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; tmp[10] ; tmp[11] ; clk ; clk ; None ; None ; 1.112 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; tmp[13] ; tmp[14] ; clk ; clk ; None ; None ; 1.106 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; tmp[6] ; tmp[7] ; clk ; clk ; None ; None ; 1.024 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; tmp[14] ; tmp[15] ; clk ; clk ; None ; None ; 1.022 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; tmp[12] ; tmp[13] ; clk ; clk ; None ; None ; 1.022 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; tmp[2] ; tmp[3] ; clk ; clk ; None ; None ; 1.021 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; tmp[11] ; tmp[12] ; clk ; clk ; None ; None ; 1.020 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; tmp[5] ; tmp[6] ; clk ; clk ; None ; None ; 1.020 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; tmp[4] ; tmp[5] ; clk ; clk ; None ; None ; 0.836 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; tmp[0] ; tmp[1] ; clk ; clk ; None ; None ; 0.836 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; tmp[3] ; tmp[4] ; clk ; clk ; None ; None ; 0.835 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; tmp[7] ; tmp[8] ; clk ; clk ; None ; None ; 0.832 ns ;
+-------+------------------------------------------------+---------+---------+------------+----------+-----------------------------+---------------------------+-------------------------+
+-----------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+--------+---------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+--------+---------+----------+
; N/A ; None ; 5.759 ns ; pi[6] ; tmp[6] ; clk ;
; N/A ; None ; 5.456 ns ; pi[2] ; tmp[2] ; clk ;
; N/A ; None ; 5.352 ns ; pi[5] ; tmp[5] ; clk ;
; N/A ; None ; 5.313 ns ; pi[13] ; tmp[13] ; clk ;
; N/A ; None ; 5.293 ns ; pi[8] ; tmp[8] ; clk ;
; N/A ; None ; 5.288 ns ; pi[7] ; tmp[7] ; clk ;
; N/A ; None ; 5.287 ns ; pi[4] ; tmp[4] ; clk ;
; N/A ; None ; 5.255 ns ; pi[12] ; tmp[12] ; clk ;
; N/A ; None ; 5.243 ns ; pi[11] ; tmp[11] ; clk ;
; N/A ; None ; 5.229 ns ; pi[14] ; tmp[14] ; clk ;
; N/A ; None ; 5.223 ns ; ldr ; tmp[12] ; clk ;
; N/A ; None ; 5.212 ns ; ldr ; tmp[15] ; clk ;
; N/A ; None ; 5.210 ns ; ldr ; tmp[13] ; clk ;
; N/A ; None ; 5.133 ns ; ldr ; tmp[10] ; clk ;
; N/A ; None ; 5.131 ns ; ldr ; tmp[11] ; clk ;
; N/A ; None ; 5.129 ns ; ldr ; tmp[14] ; clk ;
; N/A ; None ; 5.126 ns ; pi[15] ; tmp[15] ; clk ;
; N/A ; None ; 5.021 ns ; pi[9] ; tmp[9] ; clk ;
; N/A ; None ; 5.015 ns ; si ; tmp[0] ; clk ;
; N/A ; None ; 4.988 ns ; pi[10] ; tmp[10] ; clk ;
; N/A ; None ; 4.940 ns ; ldr ; tmp[7] ; clk ;
; N/A ; None ; 4.935 ns ; ldr ; tmp[6] ; clk ;
; N/A ; None ; 4.933 ns ; ldr ; tmp[5] ; clk ;
; N/A ; None ; 4.923 ns ; ldr ; tmp[3] ; clk ;
; N/A ; None ; 4.853 ns ; ldr ; tmp[8] ; clk ;
; N/A ; None ; 4.852 ns ; ldr ; tmp[2] ; clk ;
; N/A ; None ; 4.851 ns ; ldr ; tmp[0] ; clk ;
; N/A ; None ; 4.844 ns ; ldr ; tmp[1] ; clk ;
; N/A ; None ; 4.840 ns ; ldr ; tmp[9] ; clk ;
; N/A ; None ; 4.831 ns ; ldr ; tmp[4] ; clk ;
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